SU1018253A1 - Способ получени комбинационных логических схем с безопасным отказом - Google Patents

Abstract

СПОСОБ ПОЛУЧЕНИЯ КОМБИНАЦИОННЫХ ЛОГИЧЕСКИХ СХЕМ С БЕЗОПАСНЫМ ОТКАЗСЖ, заключающийс  в формировании логической 1 и логического О на входах комбинационной логической схемы в виде последовательностей сигналов, один из которых определ ет значение аргумента, а остальные контролируют исправность логической схемы , а также в с наружении отклонений выходных сигналов от нормы и прерываний работы, отличающийс  тем, что, с целью сокращени  объема необход оборудовани  и повышени  надежности, требуемый набор комбинационных логических схем выполн ют в одном канале, привод т к единому значению 1 или О выходные сигналы комбинационных логических схем в определ ющем интервале, формируют от независимых источников последовательности сигналов, эквивалентные приведенным сигналам комбинационных логических схем, и контролируют наличие отклонений приведенных выходных последовательностей логических схем от сформированных последовательностей .

Description

СХ) KD СЛ

00

10

Изобретение относитс  к электронике и может быть использовано на железнодорожном транспорте, где необнаруженный сбой в работе логических схем может привести к непоправимым последстви м.

Известен способ получени  логических схем с безопасным отказом, заключающийс  в том, что каждую логическую функцию выполн ют элементами одновременно двух каналов перестраиваемой логики, перестройку которой с положительной на отрицательную и обратно выполн ют с помощью специальных опорных последовательностей сигналов. Сигналы на выходах соответствующих элемент,рв каналов контролируют на соответствие и формируют опорные и логические последовательности , которые в случае обнаружени  несоответстви  в работе логических схем каналов прерывают LlJ.

Недостаток известного способа заключаетс  в том, что если входные последовательности логического элемента , выполненного на основе мажоритарного элемента совпадают с опорной последовательностью, то возможные об рывы внутри мажоритарного элемента не всегда обнаруживаютс  схемой контрол , что может привести к опасной ситуации..

Известен способ получени  комбинационных логических схем с безопасным отказом, заключающийс  в формировании логической.1 и логического О на входах комбинационной логической схемой в виде последовательностей сигналов, один из которых определ ет значение аргумента, а остальные конт ролируют исправность логической схемы , а также в обнаружении отклонений выходных сигналов, воздаваемых схемами различных каналов, от нормы и прерывами динамики работы, а результат выполнени  логических операций определ ют по значению выходного сигнала в определ ющем временном интервале

Недостатками известного способа  вл ютс  сравнительно большой объем оборудовани , необходимый дл  реализации двух каналов обработки информации , и св занна  с этим низка  надежность реализ емых схем.

Целью изобретени   вл етс  сокращение объема необходимого оборудова .ни  и повышение надежности схем.

Цель достигаетс  тем, что согласно способа, заключающемус  в формировании логической 1 и логического О на входах комбинационной логической схемы в виде последовательностей сигналов, один из которых определ ет значение аргумента, а остальные контролируют исправность логической схемы, а также в обнаружении отo клонений выходных сигналов от нормы и прерывании работы, требуемый набор комбинационных логических схем выполн ют в одном канале, привод т к единому значению 1 или О выходные

5 сигналы кс 1бинационных логических схем в определ ющем интервале, формируют от независимых источников последовательности сигналов, эквивалентные приведенным сигналам комбинацион0 . ных логических схем, и контролируют наличие отклонений приведенных выходных последовательностей комбинационных логических схем от сформированных последовательностей .

На фиг. 1 приведена реализаци  двух комбинационных логических схем, одна из которых соответствует функции у .®х 3 а друга  фyнкJ.JИЯ

Уг 4) (5 Чна фиг. 2 приведены временные диаграммы работы устройства.

На фиг. 1 прин ты следующие обозначени : блоки 1 и 2 формировани  входных последовательностей, выходы , , , 1 и блока 1 формировани  входных последовательностей, выходы - блока 2 формировани  входных последовательностей, элементы 3 и it НЕ; 5 и 6 И; 7 ИЛИ; 8 и 9 НЕ; 10 и 11 И; 12 ИЛИ; элемент 13 И; элемент 1 i ИСКЛОЧАКЛЧЕЕ ИЛИ, элементы 15, 16 и 17 НЕ; элементы 18, 19 и 20 И; элементы 21 и 22, 23 ИЛИ;.элемент 2Л И, элемент 25 сравнени , блок 26 контрол .

Выходы , блока формировани  входных последовательностей соединены соответственно со входами элементов 3 Ц НЕ, выходы которых соединены соответственно с первыми входами элементов 5 и 6 И, вторые входы которых соединены соответственно с выходами и блока 1; выходы элементов 5 и 6 И соединены со входа ми аемента 7 ИЛИ, выход которого соединен через элемент 8 НЕ с первым входом элемента 10 И и соединен с первым входом элемента 11 И, второй вход которого соединен с выходом элемента 9 НЕ, вход которого соединен с выходом 1-3 блока 1 и со вторым входом элемента 10 И, выход которого соединен с первый входом sneMeHta 12 ИЛИ, второй вход и выход которого со единены соответственно с выходом элемента 11 И и с первым входом элемента 1 3 И, второй вход и выход которого соединен соответственно с выходом 1вЛ блока 1 и с первым входом элемента U ИСКЛКНМЩЕЕ ИЛИ, второй вход и выход которого соединены соответственно с выходом IsS блока 1 и с первым входом элемента 25 сравнени , второй вход которого соединен с выходом элемента 2k И, входы которого соединены соответственно с выхо дом .5 блока . и с выходом элемента 23 ИЛИ, входы которого соединены соответственно элементов 19 и 20 И, входы последнего из которых соединены соответственно с выходом элемента 22 ИЛИ и с выходом элемента 17 НЕ вход которого соединен с первым входом элемента 19 И и с выходом элемента 21 ИЛИ, входы которого соединены соответственно с выходом 2 блока 2 и с выходом элемента 18 И, входы которого соединены соответственно с выходами 2аА, блока 2, выходы 2з2 и 2,4 блока 2 со единены соответственно через элементы 15 и 16 НЕ со входами элемента 22 ИЛИ, выход 2s2 блока 2 соединен со вторым вхсщон элемента 19 И, выход элемента 25 сравнени  соединен со входом блока 26 контрол , выход которого соединен с третьим входом элемента 25 сравнени  и соединен со входами блоков 1 и 2. На выходах 1а1, 1«5 блока 1 сигна лы обозначены соответственно как Х, Х, Х, Xg и Х. На выходах 2в.1 2в5 блока 2 сигналы обозначены соответственно как X Элементы 3 и t - 10, 11 и 12 реализу ют функцию . Элементы 15-23 реализ ют функцию У2. На фиг. 2 позици ми 27, 28 и 29 показаны последовательности, формиру емые блоком 1 на входах - 3-3. П зици ми 30, 31, 32 и 33 показаны последовагельности , формируемые блоком 22 на выходах 2а1 - 2s4. Позицией 3 показана последовател ность, получаема  на выходе элемента 12 ИЛИ при нормальной работе комбицационной логической схемы (КЛС, реализующей функцию У. о Позицией 35 показана последовательность, получаема  на выходе элемента 23 ИЛИ при нормальной работе КЛС, реализующей функцию УЗ.. Позицией 36 и 37 показаны последовательности, формируемые на выходах , 2&5 блоков 1 и 2 со .ответственно и на выходе Ijs5 блока 1. Позицией 38 показана последовательность , получаема  на выходе элемента Л И.. Позицией 39 показана последовательность , получаема  на выходе элемента 13 И. Последовательности сигналов, снимаемые с выходов КЛС, реализующих функции У , У,  вл ютс  независимы и по неисправност м, т.е. неиспр,авность любого элемента, формирующего одну последовательность, не мс кет привести к по влению отклонений в значени х сигналов другой последовательности . Это свойство выходных последоватльностей КЛС, реализующих функции Уу и Уд, получают благодар  тому, что входные последовательности дл  них формируют отдельными блоками 1 и 2 и исключают все .возможные св зи между схемами. 8 соответствии с аргументами выполн емых функций У и У блоки 1 и 2 вырабатывают последовательности 27, 28, 29, 30, 31, 32 и 33. Значени  сигналов в определ ющих интервалах этих последовательностей соответствуют значению аргументов. Сигналы в остальных семи временных интервалах составл ют диагностический тест схе-. мы (фиг. 2). В результате на выходах КЛС, реализующих функции.У и У, в определ ощем интервале получают значени  сигналов , соответствующие значени м выполн емых функций. Особенностью выходных сигналов в контрольных временных интервалах  вл етс  то, что при отсутствии сбоев в составе схемы их значени  соответствуют знамени м, изобра«енным на диаграммах 3 и 35. Любое же одиночное нарушение в составе схемы приводит к по влению отклонений значений выходных сигналов, хот  бы в одном из контрольных интервлов ло в одном из контрольных интервалов по отношению к сигналам нормально работаюи ей схемы. Дл  выполнени  этого требовани  при формировании последовательностей 27, 28, 29, 30, 31, 32 и 33 можно воспользоватьс  алгоритмом дл  отыскани  минимального теста схемы . Из диаграмм 3 и 35 видно, что значени  функций У и У. не всегда совпадают как в определ ющем, и

в контрольных временных интервалах. С помощью элементов 13 и 24 И обеспечивают приведение сигналов в определ ющих интервалах к нулевому значению . На выходах элементов 13 и 2 И получаютс  сигналы, представленные на диаграммах Зб и 39 отличающиес  друг от друга в контрольных временных интервалах. Элемент 14 преобразует сигналы последовательности 39 в сигналы, эквивалентные последовательности Дл  этого на второй вход элемента 14 от блока 1 приход т сигналы , представленные на диаграмме 37.

Идентичность значений сигналов на выходах элементов 14 и 24 контролируют с помощью элемента 25 сравнени  и элемента 26 контрол . При идентичности этих сигналов элемент 25 сравнени  беспреп тственно пропускает входные сигналы блока 2б на его вход. Под вли нием сигналов, получаемых на выходе блока 2б, в блоках 1 и 2 вырабатываютс  последовательности 27, 28, 29, 30, 31, 32, 33, 34 и 35. Работа устройства прекращаетс  и может быть восстановлена толико после устранени  неисправности и последующего запуЬка в работу блока 26 контрол .

При нормальной работе устройства результат выполнени  логических операций определ ют по значению выходных сигналов элементов ИЛИ 12 и 23 в определ ющих интервалах.

Применение предлагаемого способа получени  схем с безопасным отказом позвол ет сократить объем оборудовани , необходимого дл  его реализации и повысить надежность работы.

Claims (1)

1. СПОСОБ ПОЛУЧЕНИЯ КОМБИНАЦИОННЫХ ЛОГИЧЕСКИХ СХЕМ С БЕЗОПАСНЫМ ОТКАЗОМ, заключающийся в формировании логической 1 и логического 0 на входах комбинационной логической схемы в виде последовательностей сигналов, один из которых определяет значение аргумента, а остальные контролируют исправность логической схемы, а также' в обнаружении отклонений выходных сигналов от нормы и прерываний работы, отличающийся тем, что, с целью сокращения объема необходимого оборудования и повышения надежности, требуемый набор комбинационных логических схем выполняют в одном канале, приводят к единому значению 1 или 0 выходные сигналы комбинационных логических схем в определяющем интервале, формируют от независимых источников последовательности сигналов, эквивалентные _е приведенным сигналам комбинационных 8 логических схем, и контролируют наличие отклонений приведенных выходных последовательностей логических схем от сформированных последовательностей .

   1 1018253 2