SU1018203A1 - Цифровой генератор синусоидальных сигналов - Google Patents

Description

110

Изобретение относитс  к импульсной технике и может быть использовано в цифровых устройствах управлени  и регулировани .

Известен генератор синусоидальных сигналов, содержащий двоичные счетчики , управл емые делители напр жени , триггер, задающий генератор, источники опорного напр жени , элементы

И СП .

Недостатком устройства  вл етс  низка  функциональна  возможность.

Наиболее близким к предлагаемому  вл етс  генератор синусоидальных колебаний , содержащий первый накапливающий сумматор, выход которого подключен ко входу делител  кода, выход которого подключен к информационному входу накапливающего сумматора, одновибратор , шины установки частоты и амплитуды сигнала 2 .

Недостатком устройства  вл етс  больша  погрешность воспроизведени  мгновенного значени  сигнала.

Цель изобретени  - уменьшение погрешности воспроизведени  мгновенного значени  сигнала.

Поставленна  цель достигаетс  тем, что в цифровом генераторе синусоидальных сигналов, содержащем первый, второй цифровые интеграторы, одновибратор , шины тактовой частоты и установки амплитуды сигнала, в качестве цифровых интеграторов использованы реверсивные счетчики импульсов и в него введены первый и второй делители частоты , первый и второй блоки неравнозначности , первый и второй блоки выбора , первые входы которых соответственно подключены к выходам первого и второго делителей частоты, вторые входы соответственно - к входам первого и второго блоков неравнозначност и выходам второго и первого цифровых интеграторов, а первые выходы соответственно - к первым входам первого и второго цифровых интеграторов, вторые выходы соответственно - к вторым входам первого и второго цифровых интеграторов, причем разр дные выходы первого цифрового интегратора соединены с разр дными входами второго блока неравнозначности, разр дные выходы которого соответственно подк/ ,ючены к разр дным входам второго делител  частоты, а разр дные выходы второго цифрового интегратора соединены с разр дными входами первого .блока неравнозначности, разр дные

2032

выходы которого соответственно подключены к разр дным входам первого делител  частоты, причем вход одновибратора подключен к выходу второго 5 цифрового интегратора, а выход - к третьему входу первого цифрового интегратора , разр дный вход которого подключен к шине установки амплитуды сигнала, а шина тактовой частоты соединена со входами счета делителей частоты.

Начертеже приведена блок-схема устройства.

Цифровой генератор синусоидальных

5 сигналов содержит первый и второй цифровые интеграторы 1 и 2, одновибратор 3, первый и второй блоки 4 и 5. выбора входов счетчика, первый и второй блоки 6 и 7 неравнозначности, первый

Q и второй делители частоты 8 и 9- Разр дные входы первого цифрового интегратора 1 подключены к шине установки амплитуды сигнала, шина тактовой частоты fj. соединены со входами счета

5 первого и второго делителей частоты. Первые входы первого и второго блоков А и 5 выбора входов счетчика подключены к выходам первого и второго делителей 8 и 9 частоты, вторые входы

JJ соответственно - ко входам первого и второго блоков 6 и 7 неравнозначности и выходам второго и первого цифровых интеграторов 2 и 1, а первые выходы, соответственно - к первым входам первого и второго цифровых интеграторов 1 и 2, вторые выходы соответственно - ко вторым входам первого и второго цифровых интеграторов 1 и 2. Раз-р дные выходы первого цифрового интегратора соединены с разр дными входами второго блока 7 неравнозначности, разр дные выходы которого соответственно подключены к разр дным входам второго делител  9 частоты, а разр дные выходы второго цифрового интегратора 2 соединены с разр дными входами первого устройства 6 неравнозначности, разр дные выходы которого соответственно подключены к разр дным входам первого делител  8 частоты. Так же

0 вход одновибратора 3 подключен к выходу второго цифрового интегратора 2, а выход - к третьему входу первого цифрового интегратора 1.

Импульсы шины тактовой частоты поступают на входы счета делителей частоты 8 и 9. Импульсы с выхода первого делител  частоты 8 через блок А выбора , входа счетчика поступают на входы 3 первого цифрового интегратора в первом цифровом интеграторе сивном счетчике 1) записано положительное число, импульсы поступают на второй вход (-1) вход вычитани  кодо а если записано в нем отрицательное число, то импульсы поступают на первый вход, вход сложени  кодов (+1). Импульсы с выхода второго делител  9 частоты поступают через второй блок выбора входа счетчика на первый и второй входы цифрового интегратора 2 Если во втором цифровом интеграторе 2 (реверсивном счетчике) записано положительное число, импульсы поступают на первый сложени  (+1), если записано отрицательное число, то импульсы поступают на второй вход, вход вычитани  (-1). Между содержимым первого цифрового интегра тора 2 и значением частоты на выходе второго делител  9 частоты и соответственно между содержи№1ми вто рого цифрового интегратора 2 и значением частоты на выходе первого делител  частоты существует пр мо пропо циональна  зависимость. Это достигае с  на основе подключени  разр дных выходов второго цифрового интегратора 2 через первое устройство 6 неравнозначности по разр дным входам первого делител  8 ч&стоты, с выхода которого сигналы через первое устрой ство выбора входа счетчика поступают на входы первого цифрового интегратора , а также на основе подключени  разр дных выходов первого цифрового интегратора 1 через второе устройство 7 неравнозначности к разр дным входам второго делител  9 час тоты, с выхода которого сигналы чере второе устройство 5 выбора входа счетчика вюступают на входы второго цифрового интегратора 2. Блоки неравнозначности 6 и 7 обеспечивают вы деление абсолютных значений кодов первого и второго цифровых интеграторов 1 и 2 независимо от их знаковы разр дов. На их входы поступают сигналы знаковых разр дов соответствующих цифровых интеграторов, на разр д ные В)(оды - значени  кодов. При отри 1. Если |цательных значени х кода происходит (ревер- инвертирование его значени  в устройст1018203 . 4 вах неравнозначности, а при положительных значени х кода он передаетс  без изменений на его выход. Так как цифровые интеграторы 1 и 2  вл ютс  интеграторами по отношению ко входной частоте делителей частоты 8 и 9, поэтому устройство представл ет собой два интегратора, охваченных обратной св зью. Если разр дности счетчиков цифровых интеграторов 1 и 2 и разр дности делителей частоты 8 и 9 равны, то содержимое первого и второго цифровых интеграторов измен етс  по синусоидальному закону, причем амплитуды сигналов равны, а сами сдвинуты по фазе на 90 по отношению друг к другу, отсюда следует, что содержимое первого цифрового инвертора 1  вл етс  производной содержимого второго цифрового интегратора 2. Регулировка амплитуды ck.-нала осуществл етс  по значени м кода ши ны установки амплитуды в моменты времени , когда содержимое второго цифрового интегратора равно нулю. При этом срабатывает одновибратор 3 и импульс с него поступает на вход первого цифрового интегратора 1 дл  установки амлитудц; с шины установки амплитуды. Устройство обеспечивает высокую стабильность частоты, котора  определ етс  стабильностью тактовой час-, тоты. Высока  стабильность тактовой частоты легко обеспечиваетс  кварцованными генераторами. Мгновенное значение сигнала и его точностные характеристики определ ютс  самим принципом , цифровым методом формировани  сигнала и зависит от разр дностей цифровых интеграторов, делителей частоты и частоты тактовых импульсов и легко может быть достигнута погрешность воспроизведени  0,1%. Особен-, Ностью устройства  вл етс  возможность установки значени  амплитуды выходного сигнала, опережа  на 90°, в моменты, когда его значение равно нулю.

Claims (1)

1. ЦИФРОВОЙ ГЕНЕРАТОР СИНУСОИДАЛЬНЫХ СИГНАЛОВ, содержащий первый, второй цифровые интеграторы, одновибратор, шины тактовой частоты и установки амплитуды сигнала, отличающийся тем, что, с целью уменьшения погрешности воспроизведения мгновенного значения сигнала, в качестве цифровых интеграторов использованы реверсивные счетчики импульсов и в него введены первый и второй делители частоты, первый и второй блоки неравнозначности, первый и второй блоки выбора, первые входы которых соответственно подключены к выходам пер- вого и второго делителей частоты, вторые входы соответственно - к входам первого и второго блоков неравнозначности и выходам второго и первого цифровых интеграторов, первые выходы соответственно - к первым входам первого и второго цифровых интеграторов, а вторые выходы соответственно - к вторым входам первого и второго цифровых интеграторов, причем разрядные выходы первого цифрового интегратора соединены с разрядными входами второго блока неравнозначности, разрядные выходы которого соответственно подключены к разрядным входам второго делителя частоты, а разрядные выходы 2 второго цифрового интегратора соединены с разрядными входами первого блока неравнозначности, разрядные выходы которого подключены к разрядным входам первого делителя частоты, причем вход одновибратора подключен к выходу второго цифрового интегратора, а выход - к третьему входу первого цифрового интегратора, разрядный вход которого подключен к шине установки амплитуды сигнала, а шина тактовой частоты соединена с входами счета делителей частоты.

   101820'3 2