SU1010721A1

SU1010721A1 - Device for input of corrections into analogue-digital parallel-series servo converter

Info

Publication number: SU1010721A1
Application number: SU802995472A
Authority: SU
Inventors: Лев Петрович Петренко
Original assignee: Предприятие П/Я В-2201
Priority date: 1980-10-20
Filing date: 1980-10-20
Publication date: 1983-04-07

Abstract

УСТРОЙСТВО ВВОДА ПОПРАВОК В АНАЛОГО-ЦИФРОВОЙ ПАРАЛЛЕЛЬНО-ПОСЛЕДОВАТЕЛЬНЫЙ СЛЕДЯЩИЙ ПРЕОБРАЗОВА ,ТЕЛЬ, содержащее п первых элементов ИЛИ, соответствующих п разр дам преобразовател , BxotoJ которых подключены к соответствующим входным числовым шинам, первые элементы И, первый вход каждого --из которых подключен к выходу соответствующего первого элемента ИЛИ, а выход каждого элемента И, кроме первого разр да, : подключен к первому входу соответствующего второго элемента ИЛИ, второй и третий входы которого подсоединены к шинам .положительного и отрицательного превышени декадного интервала, а выход подключен к соответствующей выходной шине, вторые и третьи элементы И, первые входы которых в каждом разр де, кроме первого , подключены соответственно к первым шинам пол рности последую- щих разр дов, вторые входы - к второй шине знакового разр да, а выходы в каждом разр де, кроме первого, подключены к входу соответствующего третьего элемента ИЛИ, четвертые элементы Ив каждом разр де, кроме последнего и знакового, первые входы -Х ГЛ .- -;t- „ 5 Л 7j : г ;::-,а у .,1 J - l;,.- .г; f г i. S: 1 t ufeiJ;fb3J:;;4i которых в разр дах, кроме первого, подключены к шинам знака О последующих разр дов, отличаю,г щ е е с тем, что, с целью расширени рабочего диапазона вводимых поправок, во все разр ды, кроме последнего и знакового, введены четвертые элементы ИЛИ, а разр ды , кроме первого, последнего и знакового J - п тые элементы ИЛИ,-а в первый разр д - второй и третий элементы И, выходы которых подключены к входу третьего элемента ИЛИ, выход которого соединен с первым входом четвертого элемента ИЛИ, первые входы - к шинам пол рности второго разр да, а вторые входы - к второй шине знакового разр да, причем перСО вый вход четвертого элег Лента ИЛИ в каждом разр де соединен с выходом третьего элемента ИЛИ, а второй вход к выходу четвертого элемента И, первый вход которого в первом разр де подключен к шине знака О второго разр да, а второй вход в каждом разр де - к выходу п того элемента ИЛИ последующего разр да,, первый вход которого в каждом разр де подключен к первому входу четвертого элемента ИЛИ , второй - к второму входу 1С четвертого элемента ИЛИ, первый и второй входы второго элемента ИЛИ в первом разр де подключены к шинам положительного и отрицательного превышени декадного интервала, выходы - к выходной шине, а третий вход соединен с выходом первого элемента И, второй вход которого в каждом разр де, кроме последнего и знакового , подключен к выходу четвертого элемента ИЛИ.THE DEVICE FOR INPUT OF ANSWERS TO ANALOG-DIGITAL PARALLEL AND CONSISTENT SERIES CONVERSION CONVERSION, TEL, containing the first elements OR, corresponding to the converter bits, BxotoJ of which are connected to the corresponding input numeric buses, the first elements AND, the first input, and the first input elements, the first input elements, the first elements, the first elements, which are connected to the corresponding input number buses, the first elements and the first input numbers, the first elements, and the first input numbers, the first input elements, the first input elements, which are connected to the corresponding input number buses, the first elements and the first input numbers, the first elements, and the first input numbers, and the first input numbers. corresponding to the first element OR, and the output of each element AND, except the first bit,: is connected to the first input of the corresponding second element OR, the second and third inputs of which are connected to the busses. and the output is connected to the corresponding output bus, the second and third And elements, the first inputs of which in each bit, except the first, are connected respectively to the first polarity buses of the subsequent bits, the second inputs to the second to the sign bit bus, and the outputs in each bit, except the first one, are connected to the input of the corresponding third element OR, the fourth elements of Ive each bit, except the last and sign, the first inputs are -X CH .-–; t- „5L 7j : g; :: -, and y., 1 J - l;, .-. g; f g i. S: 1 t ufeiJ; fb3J: ;; 4i which in bits, except the first, are connected to the tires of the sign O of the subsequent bits, I differ from the fact that, in order to expand the working range of the introduced corrections, except the last and sign, fourth elements OR are entered, and the bits, except the first, last and sign J - fifth elements OR, - and the first bit - the second and third elements AND, the outputs of which are connected to the input of the third element OR , the output of which is connected to the first input of the fourth element OR, the first inputs to the polarity buses are the second the second inputs are connected to the second bus of the sign bit, and the first input of the fourth element is connected to the output of the third element OR, and the second input to the output of the fourth element AND, the first input of which is connected to the first discharge To the O mark of the second bit, and the second input in each bit is to the output of the fifth element OR subsequent bit, the first input of which in each bit is connected to the first input of the fourth element OR, the second to the second input 1C of the fourth element OR, first and second entrances the second OR element in the first bit is connected to the positive and negative overhead buses of the ten-day interval, the outputs are connected to the output bus, and the third input is connected to the output of the first AND element, the second input of which in each bit except the last and sign one is connected to the fourth output element OR.

Description

Изобретение относитс к цифровой измерительной и вычислительной технике , а именно к конструкции устройства ввода поправок в аналогоцифровые преобразователи (АЦП),используемые при измерении напр жений Известен АЦП с устройством ввода поправок, разр ды которого содержат цифровой амплитудный анализатор ДАД) делитель напр жени , блок ввода поправок и вычитающее устройство i Недостатком указанного преобразо вател вл етс Низка точность. Известен также аналого-цифровой параллельно-последовательный след щий преобразователь, в котором устройство ввода поправок содержит п первых элементов ИЛИ, соответствующ М разр дам преобразовател , входы которых подключены к соответствующи входным числовым шинам, первые элементы И, первый вход каждого из которых подключен к выходу соответств ющего первого элемента ИЛИ, а выход каждого элемента И, кроме первого, разр да подключен к первому входу соответствующего второго элемента ИЛИ, второй и третий входы которого подсоединены к шинам положительного и отрицательного превышени декадно го интервала, а выход подключен к соответствующей выходной шине, втор и третьи элементы И, входы которых в каждом разр де, кроме первого, подключены соответственно к первым шинам пол рности последующих разр дов , вторые входы - к второй шине знакового разр да, а выходы в каждо разр де, кроме первого, подключены к входам третьегоэлемента ИЛИ, чет вертые элементы И в каждом разр де, кроме первого, подключены к шинам знака О последующих разр дов Сз. Недостатком известного устройства ввода поправок вл етс ограни-. ченность рабочего диапазона, так как при определении поправки в ДАЛ преобразовател , величина которой больше или равна интервалу разрешающей способности ЦАА очередного разр да, устройство ввода поправок не может внести поправку в соответ|Ствующие разр ды преобразовател . Цель изобретени - расширение ра бочего диапазона ввода поправок. Поставленна цель достигаетс тем, что в устройство ввода поправок в аналого- цифровой параллельнопоследовательный след щий преобразователь , содержащее п первых элементов ИЛИ, соответствующих п разр дам преобразовател , входы которых подключены к соответствующим входным числовым шинам, первые элементы И, первый вход каждого из которых подключен к выходу соответствующего первого элемента ИЛИ, а выход каждого элемента И, кроме первого разр да , подключен к первому входу соответствующего второго элемента ИЛИ, второй и третий входы которого подсоединены к шинам положительного и отрицательного превышени декадного интервала, а выход подключен к соответствующей выходной шине, вторые и третьи элементы И, первые входы которых в каждом разр де, кроме первого, подключены соответственно к первым шинам пол рности последующих разр дов, вторые входы - к второй шине знакового разр да, а выходы в каждом разр де, кроме первого, подключены к входу соответствующего третьего элемента ИЛИ, четвертые элементы И в каждом разр де, кроме последнего и знакового, первые входы которых в разр дах, кроме первого , подключены к шинам знака О последующих разр дов, во все разр ды , кроме последнего и знакового, введены четвертые элементы ИЛИ, в . разр ды, кроме .перво.го, последнего и.знакового, - п тые элементы ИЛИ, а в первый разр д - второй и третий элементы И, выходы которых подключены к входу третьего элемента ИЛИ, выход которого соединен с первым входом четвертого элемента ИЛИ, первые , входы - к шинам пол рности второго разр да, а вторые входы - к второй шине знакового разр да, причем первый вход четвертого элемента ИЛИ в каждом разр де соединен с выходом третьего элемента ИЛИ 6, а второй вход - к выходу четвертого элемента И, первый вход которого в первом разр де подключен к шине знака О второго разр да, а второй вход в каждом разр де - с выходом п того элемента ИЛИ последующего разр да, первый вход которого в каждом разр де подключен к первому входу четвертого элемента ИЛИ, второй вход к второму входу четвертого элемента ИЛИ, первый и второй входы второго элемента ИЛИ в первом разр де подключены к шинам положительного и отрицательного превышени декадного интервала, выход - к выходной шине, а третий вход соединен с выходом первого элемента И, второй вход которого в каждом разр де, кроме последнего и знакового, подключен к выходу четвертого элемента ИЛИ, На чертеже изображена блок-схема предлагаемого устройства. Устройство содержит входные клеммы 1, соответствующие знакам О и от 1 до 9 во всех разр дах, кроме последнего, подключенные к входам первых элементов ИЛИ 2, первые элементы И 3, первые входы которых подключены к выходам первых элементов ИЛИ 2, а выходы во всех разр дах, кроме последнего, подключены к первым входам вторых элементов ИЛИ 4, второй и третий входы элемента ИЛИ 4 подсоединены к клеммам 5 поло жительного (+х ) и отрицательного 1,-х) превышени декадного интервала а выход подключен к выходной клемме 6 своего разр да, входы вторых и третьих элементов 7 и 8 подключены соответственно к клеммам 9 отрицательной и положительной пол рности входного сигнала последующих разр дов , а их вторые входы подключены к клеммам 10 положительной и отрицательной пол рности дополнительного входа последнего разр да. Выходы второго и третьего элементов И 7 и 8 прдключены к входам третьего элемента ИЛИ 11, первые входы четвертых элементов И 12 подключены к . клеммам 1 знака О последующих разр дов, во все разр ды, кроме двух последних, введены четвертые -элементы ИЛИ 13, а в- разр ды, кроме первого и двух последних - п тые элементы ИЛИ 14.The invention relates to a digital measuring and computing technique, in particular, to the design of an input device for corrections to analog-digital converters (ADC) used in voltage measurement. An ADC with an input correction device is known, whose bits contain a digital amplitude analyzer DAD) voltage divider, input unit corrections and subtractive device i The disadvantage of this converter is the low accuracy. Also known is an analog-digital parallel-serial next converter, in which the correction input device contains the first elements OR, the corresponding M bits of the converter, the inputs of which are connected to the corresponding input word buses, the first elements AND, the first input of each of which is connected to the output the corresponding first OR element, and the output of each AND element, except the first, bit, is connected to the first input of the corresponding second OR element, the second and third inputs of which are connected to buses Am of positive and negative excess of the decade interval, and the output is connected to the corresponding output bus, the second and third elements I, whose inputs in each bit, except the first, are connected respectively to the first polarity bus of the subsequent bits, the second inputs to the second bus the sign bit, and the outputs in each bit, except the first one, are connected to the inputs of the third element OR, even the common elements AND in each bit, except the first one, are connected to the buses of the sign O of the subsequent bits Cz. A disadvantage of the known input device is a restriction. The operating range, as when determining the correction in the DAL of the converter, the value of which is greater than or equal to the resolution range of the CAA of the next bit, the input device of the corrections cannot amend the corresponding | bits of the converter. The purpose of the invention is to expand the working range for entering corrections. The goal is achieved by the fact that in the input device of amendments to the analog-digital parallel-sequential next converter, containing n first OR elements, corresponding to n times the converter, whose inputs are connected to the corresponding input number lines, the first AND elements, the first input of each of which is connected to the output of the corresponding first element OR, and the output of each element AND, except the first bit, is connected to the first input of the corresponding second element OR, the second and third inputs to Secondly, they are connected to buses of positive and negative excess of the decade interval, and the output is connected to the corresponding output bus, the second and third elements AND, the first inputs of which in each bit, except the first, are connected respectively to the first buses of polarity of the subsequent bits, the second inputs to the second bus of the sign bit, and the outputs in each bit, except the first, are connected to the input of the corresponding third element OR, the fourth AND elements in each bit, except the last and sign, the first inputs of which are bits, except the first, are connected to the tires of the sign O of the subsequent bits, in all bits, except the last and sign, the fourth elements are introduced OR, c. bits, except the first, last, and character, are the fifth OR elements, and the first bit is the second and third AND elements, the outputs of which are connected to the input of the third OR element, the output of which is connected to the first input of the fourth OR element , the first inputs are to the polarity tires of the second bit, and the second inputs are to the second sign bit bus, the first input of the fourth element OR in each bit is connected to the output of the third element OR 6, and the second input to the output of the fourth element And, the first input of which in the first category is connected to the bus About the second bit, and the second input in each bit is with the output of the fifth element OR the subsequent bit, the first input of which in each bit is connected to the first input of the fourth element OR, the second input to the second input of the fourth element OR, the first and the second inputs of the second element OR are first connected to the buses of the positive and negative excess of the ten-day interval, the output is connected to the output bus, and the third input is connected to the output of the first element AND, the second input of which is in each category except the last and sign The key to the output of the fourth OR gate, the figure shows a block diagram of the proposed device. The device contains input terminals 1, corresponding to the signs О and from 1 to 9 in all bits, except the last, connected to the inputs of the first elements OR 2, the first elements AND 3, the first inputs of which are connected to the outputs of the first elements OR 2, and the outputs in all The bits, besides the last, are connected to the first inputs of the second elements OR 4, the second and third inputs of the element OR 4 are connected to the terminals 5 of the positive (+ x) and negative 1, -x) exceeding the ten-day interval and the output is connected to the output terminal 6 of its bit, inputs second and third lementov 7 and 8 are respectively connected to the terminals 9, negative and positive field polarity of the input signal of subsequent bits, and their second inputs connected to the terminals 10 of the positive and negative polarities of the auxiliary input of the last discharge. The outputs of the second and third elements And 7 and 8 are connected to the inputs of the third element OR 11, the first inputs of the fourth elements And 12 are connected to. Terminals 1 of the sign O of the subsequent bits, in all bits except the last two, the fourth elements OR 13 are entered, and in bits, except the first and the last two, the fifth elements OR 14 are entered.

Вторые входы первых элементов И 3 подключены к выходам четвертых элементов И 13, первые входыкоторых соединены с выходами третьих элементов ИЛИ 11, а вторые - подключены к выходам четвертых : элементов И 12, Вторые входы четвертых элементов И 12 соединены с выходами п тых элементов ИЛИ 14 последующих разр дов, первые входы которых, подключены к первым входам четвертьах элементов ИЛИ 13. Вторые входы п тых элементов ИЛИ 14 соединены с вторыми входами четвертых элементов ИЛИ 1The second inputs of the first elements And 3 are connected to the outputs of the fourth elements And 13, the first inputs of which are connected to the outputs of the third elements OR 11, and the second - connected to the outputs of the fourth: Elements 12, The second inputs of the fourth elements AND 12 are connected to the outputs of the fifth elements OR 14 subsequent bits, the first inputs of which are connected to the first inputs of the quarters of the elements OR 13. The second inputs of the fifth elements OR 14 are connected to the second inputs of the fourth elements OR 1

Устройство работает следующим образом . .The device works as follows. .

Предположим, что на вход АЦП подан входной сигнал Ugv 24,0 В, а он -зафиксировал выходной код, который соответствует 23,7.Suppose that the input signal to the ADC is Ugv 24.0 V input signal, and it is fixed the output code, which corresponds to 23.7.

В этом случае с учетом принципа работы параллельно-последовательного преобразовател , если входной сигнал равен 24,0 В и первый разр д зафиксировал знак 2, то на очередной разр д обработки АЦП поступают два сигнала - это входной +24,0 В и компенсирующий - 20,0 В, в результате этого формируетс разностный сигнал (24,0 - 20,0 4,0 в).In this case, taking into account the principle of operation of a parallel-to-serial converter, if the input signal is 24.0 V and the first bit has a fixed 2, then for the next ADC processing bit two signals are received - this is the +24.0 V input and the compensating - 20 , 0 V, as a result, a difference signal is generated (24.0 - 20.0 4.0 V).

Предположим, что во втором разр де обработки вместо знака М.Г АЦП зафиксировал знак 3(23,7 В)и на очередной третий разр д обработки АЦП поступает двасигнала - входной +24,0 В и компенсирующий - 23,0 В, в результате разностный сигнал будет равен 24,0 - 23,0 1,0 В.Suppose that in the second bit of processing instead of the M. G sign, the ADC fixed the sign 3 (23.7 V) and the next third digit of the ADC processing receives a two-signal input +24.0 V and compensating 23.0 V, as a result the difference signal will be 24.0 - 23.0 1.0 V.

00

Если учесть диапазон этого разр да , то величина 1,0 В дл него будет выходить за его пределы, что приводит к зашкаливанию в ЦАА, вследствие чего сигнал по витс на шинах +х, а коррекрируквдий сигнал через If we take into account the range of this bit, then the value of 1.0 V for it will go beyond its limits, which leads to an overwhelming amount in the CAA, as a result of which the signal is on tires + x, and the corrective signal through

5 элемент ИЛИ 4 третьего разр да пос тупает на один из входов ЦАА соответствующего разр да обработки АЦП, в котором на выходе установитс близким к разностному сигналу 1,0 В 5th element OR 4 of the third bit is applied to one of the DAC inputs for the corresponding ADC processing bit, in which the output is set close to the 1.0 V difference signal

0 знак 9., В результате информационный сигнал корректировки погрет ности с выхода +х третьего разр да исчезает ..0 sign 9. As a result, the information signal of the correction of the water from the + x output of the third bit disappears.

5five

На четвертый разр д АЦП поступают сигналы - входной +24,0 В и компенсирукйций - 23,9 9,разностый сигнал будет равен 0,1 В (24,0 - 23,9 О,1В) и т.д. В конечном счете The fourth ADC bit receives signals - input +24.0 V and compensation - 23.9 9, the difference signal will be 0.1 V (24.0 - 23.9 O, 1B), etc. In the end

0 с помощью предлагаемого устройства АЦП зафиксирует выходной под эквивалентный сигналу в 23,999 ... В, т.е. с минимальной погрешностью.0 using the proposed device, the ADC will fix the output under the equivalent signal to 23.999 ... V, i.e. with a minimum error.

В случае, если пороги срабатыва5 ни ЦАА дрейфуют,-то устройство ввода поправок также может исправл ть , результат преобразовани АЦП. Например , дрейф порогов срабатывани ЦАА соседних разр дов происходит в одном направлении + и +, - и - .в In case the thresholds5 and the DAC do not drift, the correction input device can also correct the result of the ADC conversion. For example, the drift of the triggering thresholds of the DAC of the neighboring bits occurs in one direction + and +, - and -.

0 случае, когда при входном сигнале 30,0 В будет зафиксирован в первом разр де знак 4. В результате разностный сигнал в АЦП очередного раз;р да будет равен -16,0 В (30,0 5 - 40,0 т10,0), что приводит к ПО- влению сигнала на двух входах элемента И 7 и через элементы ИЛИ 11 и . 13, И 3 и ИЛИ 13 корректирующий сигнал поступает на дополнительный 0 when the input signal is 30.0 V will be fixed in the first digit of 4. As a result, the difference signal in the ADC is next time; the row will be equal to -16.0 V (30.0 5 - 40.0 t10.0 ), which leads to a signal on the two inputs of the element And 7 and through the elements OR 11 and. 13, and 3 and OR 13 correction signal is fed to an additional

0 вход ЦАА первого разр да.0 is the input of the CAA of the first digit.

Claims

DEVICE FOR ADMINISTRATION OF AMENDMENTS TO ANALOGUE-DIGITAL PARALLEL-SERIAL NEXT CONVERTER containing τι of the first OR elements corresponding to the n bits of the converter, the inputs of which are connected to the corresponding input numerical buses, the first elements of And, the first input of each of which is connected to the first OR, and the output of each AND element, except for the first discharge, is: • connected to the first input of the corresponding second OR element, the second and third inputs of which are positively connected to the buses the second and third elements AND, the first inputs of which in each category, except the first ', are connected respectively to the first polarity buses of the subsequent digits, the second inputs to the second bus of the sign discharge, and the outputs in each category, except for the first, are connected to the input of the corresponding third OR element, the fourth elements are in each category, except for the last and sign, the first inputs of which in the categories, except the first, are connected to the buses There are 0 subsequent digits, distinguished by the fact that, in order to expand the working range of the introduced amendments, the fourth elements OR are introduced into all digits except the last and significant, and the digits, except the first, last and significant) are fifth OR elements, —a in the first category, the second and third AND elements, the outputs of which are connected to the input of the third OR element, the output of which is connected to the first input of the fourth OR element, the first inputs to the polarity buses of the second category, and the second inputs to the second g sign discharge bus, with the first ~ the input of the fourth OR element in each category is connected to the output of the third OR element, and the second input to the output of the fourth AND element, the first input of which in the first category is connected to the sign bus 0 of the second category, and the second input in each category is connected to the output of the fifth OR element of the subsequent discharge ,, the first input of which in each category is connected to the first input of the fourth OR element ··, the second to the second input of the fourth OR element, the first and second inputs of the second OR element in the first category are connected to the buses positive and negative exceeding the decade interval, the outputs are to the output bus, and the third input is connected to the output of the first AND element, the second input of which in each category, except the last and the most significant, is connected to the output of the fourth OR element.

SU ".> 1010721

1010721.