SU1010660A1

SU1010660A1 - On-like memory checking device

Info

Publication number: SU1010660A1
Application number: SU813364171A
Authority: SU
Inventors: Айрат Вагизович Закиров; Урал Гаязович Латыпов; Евгений Валентинович Чирухин; Вадим Павлович Матвеев; Мэлс Талгатович Низипов
Original assignee: Предприятие П/Я А-3886
Priority date: 1981-12-11
Filing date: 1981-12-11
Publication date: 1983-04-07

Abstract

-1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ОПЕРАТИВНОЙ ПАМЯТИ, содержащее формирователь адресн х сигналов и формирователь тестовых Сигналов, входы которых и один из входов регистра данных подключены к выходам блока управлени , и схему сравнени , входы которой соединены соответственно с выходами регистра данных и с выходом форигаровател тестовых сигналов, причем выход схемы сравнени подключен к входу блока управлени , о т л и чающеес тем, что, с целью повьаиени быстродействи устройст - ва, в него введены первый мультиплексор , одни из входов которого вл ютс информационными входами (устройства, усилители, выходы которых вл ютс выходами учтройства. и программный блок, одни из входов которого вл ютс установочными-входами устройства, а другой вход вл етс управл к цим, причем выходы программного блока соединены с другими входами первого мультиплексора , выходы которого подключены к другим входам регистра данных, вход первого усилители соединен с выходом формировател адресных сигналов , вход второго усилител вл ет1с управл ю11(им, вход третьего усилител подключен к выходу формировател тестовых сигналов 2 . Устройство по п.1, о т л и чающеес тем, что программный блок содержит генератор сигналов , вход которого соединен с выхо (Л дом триггера, а выход - с входом счетчика, выходы которого подключ;рны к одним из входов второго мульти .плексора, выход которого соединен с кулевым входом .триггера, а другие входы подключ ены соответ ственно к выходам-переключателей , первые и вторые входы которых соответственно объединены и вл ютс одними из входов блока, другим входом и выходами которого вл ютс соответственно еди о ничный вход- триггера и выходы счетчи-: ка.-one. A DEVICE FOR CONTROL OF OPERATIONAL MEMORY, containing a shaper of address signals and a shaper of test Signals, the inputs of which and one of the inputs of the data register are connected to the outputs of the control unit, and a comparison circuit whose inputs are connected respectively to the outputs of the data register and to the output of the phyllomer of the test signals the output of the comparison circuit is connected to the input of the control unit, which is such that, in order to improve the speed of the device, the first multiplexer, one of the cat inputs, is entered into it They are information inputs (devices, amplifiers whose outputs are the outputs of the device. And a software block, one of the inputs of which are installation-device inputs, and the other input is controllable, and the outputs of the software block are connected to other inputs of the first the multiplexer, the outputs of which are connected to other inputs of the data register, the input of the first amplifier is connected to the output of the address signal generator, the input of the second amplifier is 1c control (it, the input of the third amplifier is connected to the output of the test signal driver 2. The device according to claim 1, wherein the program block contains a signal generator, the input of which is connected to the output (the trigger house, and the output to the counter input, the outputs of which are connected; to one of the inputs of the second multi-plexer The output of which is connected to the trigger input of the trigger, and the other inputs are connected to the switch outputs, respectively, the first and second inputs of which are respectively combined and are one of the inputs of the block, the other input and outputs of which are respectively trigger and out s counters: ka.

Description

ч, Изобретение относитс к вычислительной технике и может быть использовано дл контрол одновременно нескольких запоминающих устройств.The invention relates to computing and can be used to control several memory devices simultaneously.

Изгвестно устройство дл контрол оперативной пам ти, содержащее блок управлени , регистр адреса, формирователь , блок обработки информации, приемный регистр, коммутатор, регистр записи, дополнительный приемный регистр и распределитель f 1 .An operating memory control device is known, comprising a control unit, an address register, a driver, an information processing unit, a reception register, a switch, a record register, an additional reception register, and a f 1 distributor.

Недостатком этого устройства вл етс отсутствие возможности подключени нескольких контролируемых запоминающих устройств (ЗУ). Наиболее близким к предлагаемому вл етс устройство дл контрол оперативной пам ти, содержащее блок формировани адреса, формирователь тестовых сигналов, схему сравнени и приемный регистр, подключенный к блоку управлени СЗ.A disadvantage of this device is the inability to connect several monitored storage devices (memories). Closest to the present invention is a device for monitoring a working memory, comprising an address generation unit, a test signal generator, a comparison circuit and a reception register connected to the control unit of the SOC.

Недостатком известного устройства вл етс низкое быстродействие, обусловленное-отсутствием возможности технологического прогона одновременно нескольких ЗУ с поочередным контролем каждого из них.A disadvantage of the known device is the low speed, due to the absence of the possibility of technological run simultaneously of several chargers with alternate control of each of them.

Цель изобретени - повышение бысродействи устройства.,The purpose of the invention is to increase the speed of the device.

Поставленна цель достигаетс тем, что в устройство дл контрол ., оперативной пам ти, содержащее формирователь адресных сигналов и формирователь тестовых сигналов, входы которых и один из входов регистра данных подключены к выходам блока управлени , и схему сравнени , входы которой соединены соответственно р выходами регистра данных и с вь1ходом формировател тестовых сигналов , причем выход схемы сравнени подключен к входу блока управлени , введены первый мультиплексор, одни из входов которого вл ютс информационными входами устройства, усилители , выходы которых вл ютс выходами устройства и программный блок, одни из входов которого вл ютс установочными входами устройства , а другойвход вл етс управл ющим , причем выходы программного блока соединены с другими входами первого мультиплексора, выходы которого подключены к другим входам регистра данных, вход первого усилител соединен с выходом формировател адресных сигналов, вход второго усилител вл етс управл ющим, вход третьего усилител подключен, к выходу формировател тестовых сигналов . Программный блок содержит генератор сигналов, вход которого соединен с выходом триггера, а выход с входом счетчика, выходы которого подключены к одним из входов второго мультиплексора, выход которого соединен с нулевым входом триггера, а другие входы подключены соответственно к выходам переключателей, первые и вторые входы которых соответственно об.ъединены и вл ютс одними из входов блока, другими входом и выходами которого вл ютс соответственно единичный вход триггера и выходы счетчика.The goal is achieved by the fact that the device for controlling an operative memory containing an address signal generator and a test signal generator, the inputs of which and one of the data register inputs are connected to the outputs of the control unit, and a comparison circuit whose inputs are connected respectively to the register outputs data and with the input of the test signal generator, and the output of the comparison circuit is connected to the input of the control unit, the first multiplexer is introduced, one of the inputs of which are information inputs Amplifiers whose amplifiers are the outputs of the device and the software block, one of the inputs of which are the installation inputs of the device, and the other input is a control, with the outputs of the software block connected to the other inputs of the first multiplexer, the outputs of which are connected to other data inputs , the input of the first amplifier is connected to the output of the address signal generator, the input of the second amplifier is control, the input of the third amplifier is connected to the output of the test signal generator. The program block contains a signal generator, the input of which is connected to the trigger output, and the output to the counter input, the outputs of which are connected to one of the inputs of the second multiplexer, the output of which is connected to the zero input of the trigger, and the other inputs are connected respectively to the switch outputs, the first and second inputs which, respectively, are connected and are one of the inputs of the block, the other inputs and outputs of which are, respectively, the single trigger input and the counter outputs.

10 На чертеже представлена функциональна схема предлагаемого устройства . 10 The drawing shows the functional diagram of the device.

Устройство содержит формирователь 1.адресных сигналов, формирователь 2 тестовых сигналов, блок 3 управлени , схему 4 сравнени , регистр 5 данных, первый мультиплексор 6,.предназначенный дл мультиплексировани данных первый 7, вто0 Р° третий 9 усилители, предназначенные дЛ усилени адресных управл ющих и информационных сигналов соответственно и дл логической. .разв зки входных цепей провер ее мых ЗУ, и программный блок 10.The device contains 1.address shaper, test signal shaper 2, control unit 3, comparison circuit 4, data register 5, first multiplexer 6, designed for multiplexing data, the first 7, second P ° third 9 amplifiers designed to gain address control and information signals, respectively, and for logical. Development of the input circuits of the test of its memory devices, and program block 10.

, Программный блок 10 содержит генератор 11 сигналов, счетчик 12, формирующий номер провер емого ЗУ, триггер 13, второй мультиплексор 14, предназначенный дл мультиплексировани выходов контролируемых ЗУ, и переключатели 15.The program block 10 contains a signal generator 11, a counter 12 that forms the number of the tested memory, a trigger 13, a second multiplexer 14 for multiplexing the outputs of the monitored memory, and switches 15.

Устройство работает следующим образом.The device works as follows.

В цикле записи формирователи 1 ,In the write loop, the formers 1,

5 и 2 и блок 3 управлени в соответствий с алгоритмами выполнени проверочных тестов (бег, шахматный, галоП и т.д.) вырабатывают соответственно адреса пам ти, по которым записываютс тестовые слова, сигналы управлени и сами тестовые слова дл записи в провер емую оперативную пам ть ЗУ. Коды адресов, сигналы управлени и коды тестовых слов через5 and 2 and the control unit 3, in accordance with the algorithms for performing verification tests (running, chess, halogen, etc.), respectively, generate memory addresses for recording test words, control signals and the test words themselves to be written into the operative test. memory stick. Address codes, control signals and test word codes via

5 усилители 7-9 поступают соответственно на входы адреса, управлени и записи всех провер емых ЗУ, в которые одновременно и в соответствии с адресами производитс запись опреде.Q ленной информации.5, amplifiers 7-9 are fed to the inputs of the address, control, and recording of all the tested storage devices, to which certain information is recorded simultaneously and in accordance with the addresses.

В цикле чтени информаци , считанна со всех провер емых ЗУ, одновременно поступает на входы мультиплексора 6 и здесь возможны следую5 цие режимы работы устройства.In the reading cycle, the information read from all the scanned storage devices is simultaneously fed to the inputs of multiplexer 6, and the following modes of operation of the device are possible here.

Чтение без контрол (режим прогона ) .Reading without control (run mode).

В этом режиме после включени устройства счетчик 12 устанавливаетс в нулевое состо ние (000), соответствующее проверке первого ЗУ. Если оно подключено к устройству, т.е. соответствующий из переключателей 15 находитс в положении ВКЛЮЧЕНО, то на выходе мультиплексора 14 по вл етс сигнал, устанавливающий триггер 13 .в нулевое состо ние, бло кирующее генератор 11. На адресные входы мультиплексора 6 с выхода сче чика 12 поступает код 000, сохра .н ющийс в.течение всего цикла чтени и разрешающий прохождение на выход мультиплексора 6 информации, считанной с первого ЗУ, Эта информаци записываетс по сигналу из бл ка 3 в регистр 5 и с его выхода пос гупает на вторые входы схемы 4 срав нени , на первые входы которой поступает эталонна информаци , вновь вырабатываема формирователем 2. Результат сравнени поступает в блокЗ управлени . Однако в случае возникновени ошибки, т.е. несоответстви считанной из провер емого ЗУ информации эталонной, останова устройства не происходит, так как. переключатель КОНТРОЛЬ блока 3 (не показан) находитс в положении ВЫКЛЮЧЕНО, а возникший сигнал ошибки используетс , например, дл индикации наличи г.с иибки или дл подсчета числа ошибок. По окончании проверки первого ЗУ вырабатываемьй блоком 3 сигнал КОНЕ ПРОВЕРКИ устанавливает триггер 13 в единичное состо ние, запускающее генератор 11. Сигнал с выхода генератора 11 прибавл ет единицу в счет чик 12 и его новое состо ние (001) соответствует выбору второго npojseр емого ЗУ. Если .т оответствующий -ему из переключателей 15 находитс в положении ВКЛЮЧЕНО, то сигнал на выходе мультиплексора 14 вновь . сбра1сывает триггер 13 в нулевое j3oc то ние,. прекращающее работу генератора 11. Цикл записи и чтени повтор етс вновь, только в этот раз в цикле чтени на выход мультиплексора б проходит информаци , считан . на со второго провер емого ЗУ. Ана логично провер ютс и все остальные ЗУ. Если при переходе к проверке сле дующего ЗУ соответствующий переключатель 15 находитс в положении ВЫКЛЮЧЕНО, то сигнал на выходе муль типлексора 14 не мен ет состо ние триггера 13 и в счетчик 12 поступает следующий сигнал генератора 11, измен состо ние счетчика 12 на.1 а если и следующий из переключателей 15 находитс в положении ВЫКЛЮЧЕНО , то состо ние счетчика 12 изме и т.д. до тех пор н етс еще на пока триггер 13 очередным включенны провер емым ЗУ н-з установитс в нулевое состо ние. После окончани проверки всех по ключенных ЗУ .процесс повтор етс . Режим прогона провер емых устройс проводитс на максимальной рабочей частоте с автоматическим переключением проверочных тестов и при различных сочетани х отклонений питакицих напр жений и служит, таким образом, дл инициировани отказов электрорадиоэлементов (в.основном запоминающих элементов) в процессе длительной технологической наработки ЗУ (от нескольких часов до нескольких суток ) . Режим чтени с поочередным контролем . В этом режиме работа устройства происходит аналогично описанному выше режиму прогона, только в случае возникновени ошибки происходит останов устройства. При этом переключатель КОНТРОЛЬ блока 3 в положении ВКЛЮЧЕНО и на пульте управлени (не показан) индицируетс номер провер емого ЗУ, наименование .проверочного теста, эталонна и считанна из ЗУ информаци и адрес чейки ЗУ, при обращении к которой произошел останов. Дл продолжени контрол необходимо нажать на пульте управлени кнопку ПУСК. После полного цикла контрол ог. ного ЗУ блок 3 выдает в блок 10, как и в режиме прогона, сигнал КОНЕЦ ПРОВЕРКИ, разреша тем самьал переход к контролю следующего ЗУ. Режим чтени с поочередным контролем служит дл диагностики и отбраковки отказавших в процессе прогона электрорадиоэлементов, а также дл проведени приемо-сдаточных испытаний полностью отлаженных ЗУ. Режим чтени с контролем одного ЗУ. В этом режиме провер емое ЗУ подключаетс на любое место и соотве(гствующий ему переключатель 15 устанавливаетс в положение ВЮШЧЕНО, остальные переключатели 15 - в положение ВЫКЛЮЧЕНО. Работа устройства происходит аналогично опиранному в режиме чтени с поочередным контролем , только в этом случае блок 10 подключает дл контрол считанную информацию одного и того же ЗУ. Этот режим служит дл вы влени jxapaKTepa и причин случайных сбоев, возникающих из-за некорректности временной диаграммы ил,и. воздействи внешних помех. Таким образом, в устройстве производитс групповой прогон одновременно нескольких ЗУ. с поочередным тестовым контролем каждого из них за счет чего повьпиаетс быстродействие устройства. Технико-.экономическое преимущество предлагаемого устройства заключаетс в более высоком быстродействии . по сравнению с прототипом.In this mode, after turning on the device, the counter 12 is set to the zero state (000), corresponding to the verification of the first memory. If it is connected to a device, i.e. the corresponding of the switches 15 is in the ON position, then the output of the multiplexer 14 is a signal that sets the trigger 13. In the zero state, blocking the generator 11. To the address inputs of the multiplexer 6, the output of the counter 12 receives the code 000, preserved. the current of the entire read cycle and allowing the output to the output of multiplexer 6 information read from the first storage device. This information is recorded by the signal from block 3 to register 5 and from its output goes to the second inputs of circuit 4 of comparison, to the first inputs which post AET reference information again vyrabatyvaema generator 2. The result of the comparison is supplied to the control blokZ. However, in the event of an error, i.e. the discrepancy of the reference information read from the checked memory of the device, the device does not stop, as. The CONTROL switch of unit 3 (not shown) is in the OFF position, and the error signal that has been generated is used, for example, to indicate the presence of a goby or to count the number of errors. After the test of the first memory is completed, the signal of the END OF CHECK set by trigger 3 sets the trigger 13 into one state, which triggers generator 11. The signal from the output of generator 11 adds one to the counter 12 and its new state (001) corresponds to the selection of the second transmitting memory. If the corresponding one of the switches 15 is in the ON position, then the signal at the output of the multiplexer 14 is again. Trigger 13 is reset to zero j3oc ,. stopping the generator 11. The cycle of writing and reading is repeated again, only this time in the reading cycle to the output of multiplexer b information passes, read. on from the second checked memory. Similarly, all other memories are checked. If the corresponding switch 15 is in the OFF position when going to test the next charger, the signal at the output of the multiplexer 14 does not change the state of the trigger 13 and the next generator signal 11 enters the counter 12, the change in the state of the counter 12 is.1 and if and the next of the switches 15 is in the OFF position, then the state of the counter is 12, and so on. as long as the trigger 13 is still switched on by the next checked by the verifiable memory, it will be set to the zero state. After the scan of all connected memories is completed, the process is repeated. The run mode of the tested devices is carried out at the maximum operating frequency with automatic switching of verification tests and with various combinations of pitakic voltage deviations and thus serves to initiate the failure of electrical radio elements (main storage elements) during a long process of operating the memory (from several hours to several days). Reading mode with alternate control. In this mode, the device operates in the same way as the run mode described above, only in the event of an error, the device stops. At the same time, the CONTROL switch of unit 3 is in the ON position and on the control panel (not shown) the number of the memory being checked, the name of the verification test, the reference and read information from the memory, and the address of the memory cell, which has been accessed, are displayed. To continue monitoring, you need to press the START button on the control panel. After a full cycle of control og. In block 10, in block 10, as in the run mode, the END OF CHECK signal, in order to control the next memory, is permitted by block 10. The alternate-reading reading mode serves to diagnose and reject the radio-electronic elements that failed during the run, as well as to perform acceptance tests of fully debugged memory. Reading mode with control of one memory. In this mode, the checked memory is connected to any place and correspondingly (the switch 15 is set to DISASSEME position, the other switches 15 are turned off. The device operates as in the read mode with alternate control, only in this case the unit 10 connects control the read information of the same memory.This mode is used to detect jxapaKTepa and causes of accidental failures caused by incorrect timing diagram or external interference. Thus, the device ystve group produced simultaneously run several memory. with serial test control each povpiaets whereby the speed of the device. Techno-.ekonomicheskoe advantage of the arrangement is at a higher speed. compared to the prototype.

Claims

1. DEVICE FOR MONITORING · RAM, which contains an address signal generator and a test signal generator, the inputs of which and one of the data register inputs are connected to the outputs of the control unit, and a comparison circuit whose inputs are connected respectively to the outputs of the data register and the output of the testosis signal generator moreover, the output of the comparison circuit is connected to the input of the control unit, which requires that, in order to improve the performance of the device, a first multiplexer is introduced into it, one of whose inputs are information inputs of the device, amplifiers whose outputs are the outputs of the device, and a program unit, one of whose inputs are the installation inputs of the device, and the other input is the control one, the outputs of the program unit being connected to other inputs of the first multiplexer, the outputs of which are connected to other inputs data register, the input of the first amplifier is connected to the output of the driver of the address signals, the input of the second amplifier is the control, the input of the third amplifier is connected to the output of the test signal maker »

2. The device according to claim 1, wherein the program unit contains a signal generator, the input of which is connected to the output of the trigger, and the output to the input of the counter, the outputs of which are connected to one of the inputs of the second multiplexer, the output which is connected to the zero input of the trigger, and other inputs are connected respectively to the outputs of the switches, the first and second inputs of which are respectively combined and are one of the inputs of the block, the other input and outputs of which are, respectively, a single input of the trigger and the outputs of the counter.

SU .1010660