SK281836B6 - Process and device to synchronise the output frequencies of a clock generator - Google Patents
Process and device to synchronise the output frequencies of a clock generator Download PDFInfo
- Publication number
- SK281836B6 SK281836B6 SK1034-95A SK103495A SK281836B6 SK 281836 B6 SK281836 B6 SK 281836B6 SK 103495 A SK103495 A SK 103495A SK 281836 B6 SK281836 B6 SK 281836B6
- Authority
- SK
- Slovakia
- Prior art keywords
- frequency
- fsyn
- dpll
- clock generator
- control circuit
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 19
- 238000011156 evaluation Methods 0.000 claims description 13
- 238000012937 correction Methods 0.000 claims description 6
- 239000010453 quartz Substances 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 230000001105 regulatory effect Effects 0.000 claims 1
- 230000001360 synchronised effect Effects 0.000 abstract description 6
- 101000879121 Pyrococcus furiosus (strain ATCC 43587 / DSM 3638 / JCM 8422 / Vc1) Sulfide dehydrogenase subunit alpha Proteins 0.000 abstract description 5
- 101000879118 Pyrococcus furiosus (strain ATCC 43587 / DSM 3638 / JCM 8422 / Vc1) Sulfide dehydrogenase subunit beta Proteins 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 2
- 238000001914 filtration Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
Oblasť technikyTechnical field
Vynález sa týka spôsobu synchronizovania výstupných frekvencií taktovacieho generátora v zariadení na externé vstupné frekvencie vysokej presnosti a zariadenia na uskutočňovanie tohto spôsobu.The invention relates to a method for synchronizing the output frequencies of a clock generator in a device for external high-frequency input frequencies and to a device for performing the method.
Doterajší stav technikyBACKGROUND OF THE INVENTION
Zo spisu US 5 144 254 je známy spôsob vytvárania ľubovoľnej výstupnej frekvencie pomocou taktovacieho generátora, ktorý obsahuje dva za sebou zapojené regulačné obvody fázy so spätnoväzbovými vetvami, zdroj referenčnej frekvencie a mikroprocesor ako výpočtovú a riadiacu jednotku. Pritom sa programovateľné frekvenčné deliče, umiestnené v spätnoväzbových vetvách regulačného obvodu fázy, a preto aj vnútorne vytvárané referenčné frekvencie, nastavujú mikroprocesorom, aby sa z referenčnej frekvencie vytvorila výstupná frekvencia, ktorá je čo najpresnejšie zhodná s požadovanou frekvenciou.U.S. Pat. No. 5,144,254 discloses a method of generating an arbitrary output frequency by means of a clock generator which comprises two connected phase control circuits with feedback branches, a reference frequency source and a microprocessor as a calculation and control unit. In this case, the programmable frequency splitters located in the feedback branches of the phase control circuit, and therefore the internally generated reference frequencies, are adjusted by the microprocessor to produce an output frequency that is as close as possible to the desired frequency from the reference frequency.
Úlohou vynálezu je navrhnúť spôsob, pomocou ktorého sa budú v taktovacom generátore vytvárať synchrónne výstupné frekvencie s redukovanou časovou neistotou a s vyššou presnosťou, ako má vstupná frekvencia, pričom spôsob by zahŕňal rozpoznávanie fázového posunutia a zaisťoval preklenovanie výpadkov na vstupe ponúkaných taktov. Ďalej by mala výroba taktovacieho generátora umožniť používanie hospodárnych konštrukčných prvkov, ako aj rozsiahlu integráciu týchto konštrukčných prvkov.SUMMARY OF THE INVENTION It is an object of the present invention to provide a method by which synchronous output frequencies are generated in a clock generator with reduced time uncertainty and higher accuracy than the input frequency, the method comprising detecting phase shifts and ensuring bridging the input failures. Furthermore, the production of the clock generator should allow the use of economical components as well as the extensive integration of these components.
Podstata vynálezuSUMMARY OF THE INVENTION
Uvedenú úlohu spĺňa spôsob synchronizovania výstupných frekvencií taktovacieho generátora v zariadení na externé vstupné frekvencie vysokej presnosti, podľa vynálezu, ktorého podstatou je, že frekvenčný generátor vydá relatívne nepresnú pracovnú frekvenciu do frekvenčného syntetizátora, do frekvenčného vyhodnocovacieho obvodu a do digitálneho regulačného obvodu fázy, že frekvenčný syntetizátor spoločne s digitálnym regulačným obvodom fázy a riadiacim mikroprocesorom vyhodnotí pracovnú frekvenciu v porovnaní s presnými externými vstupnými frekvenciami, pričom externá vstupná frekvencia sa premení na normovanú frekvenciu a signálna frekvencia vyslaná digitálnym regulačným obvodom fázy sa reguluje synchrónne s normovanou frekvenciou, a že frekvenčný delič vytvorí interné výstupné frekvencie systému, pričom predradený analógový regulačný obvod fázy uskutočňuje korekcie signálnej frekvencie, ktoré slúžia na zabránenie časových skokov výstupných frekvencií.The object of the present invention is to synchronize the output frequencies of a clock generator in a high-precision external input device according to the invention, wherein the frequency generator outputs a relatively inaccurate operating frequency to the frequency synthesizer, frequency evaluation circuit and digital phase control circuit. The synthesizer, together with the digital phase control circuit and the control microprocessor, evaluates the operating frequency compared to the exact external input frequencies, the external input frequency being converted to a standard frequency and the signal frequency transmitted by the digital phase control circuit is controlled synchronously with the standard frequency. internal output frequencies of the system, while the upstream analog phase control circuit performs signal frequency corrections to wounding of output frequency time jumps.
Riešením podľa vynálezu je navrhnutý spôsob, pomocou ktorého sa v taktovacom generátore vytvárajú synchrónne výstupné frekvencie s redukovanou časovou neistotou a s vyššou presnosťou, ako má vstupná frekvencia, pričom spôsob zahŕňa rozpoznávanie fázového posunutia a zaisťuje preklenovanie výpadkov na vstupe ponúkaných taktov.The present invention provides a method by which synchronous output frequencies are generated in a clock generator with reduced time uncertainty and with greater accuracy than the input frequency, the method comprising phase shift detection and ensuring bridging of input failures.
Podľa výhodného uskutočnenia vynálezu sa riadenie taktovacieho generátora uskutoční ľubovoľným mikroprocesorom, napríklad mikroprocesorom existujúcim v telekomunikačnom zariadení.According to a preferred embodiment of the invention, the control of the clock generator is effected by any microprocessor, for example a microprocessor existing in the telecommunication device.
Podľa výhodného uskutočnenia vynálezu sa pri výpadku vstupnej frekvencie taktovacím generátorom zachová prostredníctvom hodnôt zistených naposledy frekvenčným syntetizátorom predtým dosiahnutá presnosť výstupnej frekvencie tak, aby sa nezachoval frekvenčný a fázový skok.According to a preferred embodiment of the invention, in the event of a failure of the input frequency by the clock generator, the previously obtained accuracy of the output frequency is retained by means of the values determined most recently by the frequency synthesizer so as not to maintain the frequency and phase jumps.
Podľa ďalšieho výhodného uskutočnenia sa pracovná frekvencia vytvorí kremenným oscilátorom s malou presnosťou frekvenčného generátora.According to another preferred embodiment, the operating frequency is generated by a quartz oscillator with a low precision frequency generator.
Podľa ďalšieho výhodného uskutočnenia sa pri premene pracovnej frekvencie na presnú frekvenciu korekčné hodnoty zistené frekvenčným syntetizátorom uložia do pamäte v použitom mikroprocesore.According to a further preferred embodiment, when the operating frequency is converted to a precise frequency, the correction values detected by the frequency synthesizer are stored in the microprocessor used.
Podľa ďalšieho výhodného uskutočnenia vynálezu frekvenčný vyhodnocovací obvod pri novom zopnutí taktovacieho generátora preskúma vstupnú frekvenciu v priebehu určitého časového úseku na dodržiavanie napred stanovených frekvenčných medzí.According to a further preferred embodiment of the invention, when the clock generator is switched on again, the frequency evaluation circuit examines the input frequency within a certain period of time to observe predetermined frequency limits.
Podľa ďalšieho výhodného uskutočnenia sa na synchronizáciu signálnej frekvencie s normovanou frekvenciou združia informácie frekvenčného syntetizátora a digitálneho regulačného obvodu fázy a použijú sa na riadenie.According to a further preferred embodiment, to synchronize the signal frequency with the normalized frequency, the information of the frequency synthesizer and the digital phase control circuit is combined and used for control.
Uvedenú úlohu ďalej spĺňa zariadenie na uskutočňovanie spôsobu podľa vynálezu, ktorého podstatou je, že frekvenčný syntetizátor, frekvenčný vyhodnocovací obvod, digitálny regulačný obvod fázy a frekvenčný delič sú integrované do obvodu taktovacieho generátora.This object is further accomplished by a device for carrying out the method according to the invention, the principle being that the frequency synthesizer, the frequency evaluation circuit, the digital phase control circuit and the frequency divider are integrated into the clock generator circuit.
Umiestnenie konštrukčných elementov taktovacieho generátora podľa vynálezu umožňuje použitie lacných kremenných oscilátorov s malými požiadavkami na presnosť, ďalej znamená znížené nároky na zastavaný priestor dané možnosťami integrácie väčších dielov zapojenia do jedného modulu a využitie mikroprocesora už v zariadení existujúceho, ktorý bude zaťažený len málo. Ďalej je možné vonkajším obvodom umožniť potrvdzovanie na pravidelné vyhodnocovanie vstupnej frekvencie.The placement of the timing generator construction elements of the invention allows the use of inexpensive quartz oscillators with low precision requirements, furthermore reduced space requirements due to the possibility of integrating larger wiring parts into a single module and utilizing a microprocessor already in an existing low load. Furthermore, it is possible to enable the external circuits to acknowledge the input frequency on a regular basis.
Prehľad obrázkov na výkresochBRIEF DESCRIPTION OF THE DRAWINGS
Vynález bude ďalej bližšie objasnený na príkladnom uskutočnení podľa priložených výkresov, na ktorých obr. 1 znázorňuje blokovú schému zapojenia taktovacieho generátora, obr. 2 príklad integrácie dielov taktovacieho generátora, obr. 3 diagram priebehu dejov taktovacieho generátora.BRIEF DESCRIPTION OF THE DRAWINGS The invention will now be described in more detail with reference to the accompanying drawings, in which: FIG. 1 shows a circuit diagram of a clock generator; FIG. 2 shows an example of integrating parts of the clock generator, FIG. 3 shows a diagram of the course of the clock generator events.
Príklady uskutočnenia vynálezuDETAILED DESCRIPTION OF THE INVENTION
Taktovací generátor sa skladá podľa obr. 1 z frekvenčného generátora FGEN, frekvenčného vyhodnocovacieho obvodu FB, digitálneho regulačného obvodu DPLL fáz, analógového regulačného obvodu APLL fáz, frekvenčného syntetizátora FSYN a frekvenčného deliča FT. Taktovací generátor vytvára viac výstupných frekvencií FA s redukovaným chvením a s vysokou presnosťou synchronizácie so vstupnou frekvenciou FE.The clock generator is composed according to FIG. 1 of a frequency generator FGEN, a frequency evaluation circuit FB, a digital control circuit DPLL phase, an analog control circuit APLL phase, a frequency synthesizer FSYN and a frequency divider FT. The clock generator generates multiple output frequencies FA with reduced vibration and high precision synchronization with the input frequency FE.
Nastavenie taktovacieho generátora sa riadi prostredníctvom napríklad terajšieho mikroprocesora v telekomunikačnej ústredni, z ktorého sú na obr. 1 až 3 naznačené len ohlasovacie vstupy, prípadne ohlasovacie výstupy.The setting of the clock generator is controlled by, for example, a current microprocessor in the telecommunications switchboard from which FIG. 1 to 3, only the reporting inputs or reporting outputs are indicated.
Frekvenčný generátor FGEN slúži na vytváranie pracovnej frekvencie FWORK s relatívne nepresnou frekvenciou, napríklad typickou 32 MHz +/-100 ppm. Táto pracovná frekvencia FWORK je základnou frekvenciou celého zapojenia taktovacieho generátora. Privádza sa frekvenčnému vyhodnocovaciemu obvodu FB, frekvenčnému syntetizátoru FSYN a digitálnemu regulačnému obvodu DPLL fáz. Na použitie nákladovo výhodných kryštálovýchThe FGEN frequency generator is used to generate a FWORK operating frequency with a relatively inaccurate frequency, such as a typical 32 MHz +/- 100 ppm. This FWORK operating frequency is the fundamental frequency of the entire clock generator connection. It is fed to the frequency evaluation circuit FB, the frequency synthesizer FSYN and the digital control circuit DPLL of the phase. For the use of cost-effective crystal
SK 281836 Β6 oscilátorov je potreba zvážiť len ich krátkodobé životnosti a teplotné pomery.286 oscillators need only consider their short-term service life and temperature conditions.
Frekvenčný syntetizátor FSYN je spojený s digitálnym regulačným obvodom DPLL fáz a s riadiacim mikroprocesorom napríklad telekomunikačnej ústredne. Frekvenčný syntetizátor FSYN zisťuje z hľadiska presnosti pracovnej frekvencie FWORK korekčné hodnoty digitálneho regulačného obvodu DPLL fáz. Informácia o korekčných hodnotách sa napríklad zapamätáva mikroprocesorom telekomunikačnej ústredne ako iniciačná hodnota frekvenčného syntetizátora FSYN.The frequency synthesizer FSYN is connected to a digital control circuit of the DPLL phase and to a control microprocessor of, for example, a telecommunications exchange. The FSYN frequency synthesizer determines the DPLL phase correction values for the accuracy of the FWORK operating frequency. For example, the correction value information is memorized by the telecommunications exchange microprocessor as the FSYN frequency synthesizer initial value.
Ak vypadne vstupná frekvencia FE alebo ak sa iniciuje napríklad telekomunikačná ústredňa, privedie sa prostredníctvom mikroprocesora posledná uložená hodnota do frekvenčného syntetizátora FSYN. Tento postup zaručuje, že predtým dosiahnutá presnosť výstupnej frekvencie F A sa taktovacím generátorom bez frekvenčných a fázových skokov udrží.If the input frequency FE fails or, for example, a telecommunications exchange is initiated, the last stored value is fed to the FSYN by means of a microprocessor. This procedure ensures that the previously achieved accuracy of the output frequency F A is maintained by the clock generator without frequency and phase jumps.
Nastaviteľný frekvenčný vyhodnocovací obvod FB skúma vstupnú frekvenciu FE pri každom novom napojení iných taktovacích impulzov či dodržuje frekvenčné obmedzenie počas určitý časový úsek, napríklad 2 ms a normuje na ďalšie spracovanie vstupnú frekvenciu FE na normovanú frekvenciu FNOR, napríklad 8 kHz. Zavedením normovanej frekvencie FNOR je taktovací generátor nezávislý od privedenej vstupnej frekvencie FE, napríklad typickej CLKE1 = 1,536 MHz alebo CLKE2 = 2,048 MHz.The adjustable frequency evaluation circuit FB examines the input frequency FE at each reconnection of the other clock pulses, observes the frequency limitation for a certain period of time, e.g. 2 ms, and normalizes the input frequency FE to a normalized FNOR frequency, e.g. 8 kHz. By introducing a standardized FNOR frequency, the clock generator is independent of the applied input frequency FE, for example, a typical CLKE1 = 1.536 MHz or CLKE2 = 2.048 MHz.
Platné pásma taktovacieho generátora vstupných frekvencií FE sú napred určované mikroprocesorom, napríklad telekomunikačnej ústredne a programované frekvenčným vyhodnocovacím obvodom FB.Valid bands of the clock input frequency generator FE are predetermined by a microprocessor, such as a telecommunications exchange, and programmed by the frequency evaluation circuit FB.
Digitálny regulačný obvod DPLL fáz reguluje svoju vysielanú signálnu frekvenciu FNOR tak, že je vždy synchrónny s normovanou frekvenciou FNOR. Tým sa zmenší fázové kmitanie vstupnej frekvencie FE. Zmena signálnej frekvencie SIP digitálneho regulačného obvodu DPLL sa dosiahne zavedením alebo vypustením impulzov výstupného bitového prúdu. S tým cieľom sa informácie frekvenčného syntetizátora FSYN a digitálneho regulačného obvodu DPLL zhromažďujú a použijú sa na riadenie bitového prúdu. Filtračné vlastnosti a filtračné pásmo digitálneho regulačného obvodu DPLL fázy sú programovateľné mikroprocesorom, napríklad telekomunikačnej ústredne.The DPLL phase digital control circuit regulates its transmitted FNOR signal frequency so that it is always synchronous to the normalized FNOR frequency. This reduces the phase oscillation of the input frequency FE. The change of the SIP signal frequency of the digital control circuit DPLL is achieved by introducing or deleting the output bit stream pulses. To this end, the FSYN synthesizer information and the DPLL digital control circuit information is collected and used to control the bit stream. The filtering properties and filter bandwidth of the digital control circuit of the DPLL phase are programmable by a microprocessor, for example a telecommunications exchange.
Analógový regulačný obvod APLL fáz slúži na zabránenie časových skokov výstupných frekvencií FA pomocou korektúr signálnej frekvencie SIP digitálneho regulačného obvodu DPLL fáz. Zapnutie taktovacieho generátora po jeho spämom nastavení je úlohou analógového regulačného obvodu APLL fáz na výstupnú frekvenciu FA, pokiaľ digitálny regulačný obvod DPLL fáz nie je ešte v prevádzkovej pohotovosti.The APLL phase analog control circuit is used to prevent time jumps of the output frequencies FA by correcting the SIP signal frequency of the DPLL phase digital control circuit. Turning on the clock generator after resetting is the task of the APLL phase analog control circuit to the output frequency FA, unless the DPLL phase digital control circuit is not yet operational.
Frekvenčný delič FT prevádza vysokú frekvenciu VCO analógového regulačného obvodu APLL fáz na požadované vnútorné výstupné frekvencie FA systému, napríklad CLKA1 = 2,048 MHz a CLKA2 = 8,192 MHz.The frequency divider FT converts the high VCO frequency of the APLL analog phase control circuit to the desired internal output frequencies of the FA system, for example CLKA1 = 2.048 MHz and CLKA2 = 8.192 MHz.
Ako je z obr. 2 možné poznať, dajú sa hospodárnym spôsobom frekvenčný vyhodnocovací obvod FB, digitálny regulačný obvod DPLL, frekvenčný syntetizátor FSYN a frekvenčný delič FT integrovať do obvodu taktovacieho generátora TG-ASIC.As shown in FIG. 2, the frequency evaluation circuit FB, the digital control circuit DPLL, the frequency synthesizer FSYN and the frequency divider FT can be integrated into the TG-ASIC clock generator circuit in an economical manner.
Ako frekvenčný generátor FGEN slúži, ako bolo už uvedené, kremenný oscilátor vysokej frekvencie s malou presnosťou.As mentioned above, a high frequency quartz oscillator with low accuracy serves as the FGEN frequency generator.
Ako analógový regulačný obvod fáz APLL sa použije nákladovo výhodný štandardný spínací obvod.A cost-effective standard switching circuit is used as the APLL analog phase control circuit.
Taktovací generátor TG-ASIC, frekvenčný generátor FGEN a analógový regulačný obvod APLL sa môžu tiež integrovať do konštrukčného prvku špecifikovaného zákazníkom.The TG-ASIC clock generator, the FGEN frequency generator, and the APLL analog control circuit can also be integrated into a customer-specified design element.
Na obr. 3 je znázornený diagram priebehu činnosti taktovacieho generátora vo forme vývojového diagramu, z ktorého je zrejmá jeho funkcia. Po jeho vrátení do východiskovej polohy sú regulačnému obvodu DPLL fáz oznamované mikroprocesorom MP filtračné vlastnosti a pásma priepustnosti. Rovnako tak sa oznamujú frekvenčnému syntetizátoru FSYN informácie o naposledy dosiahnutej výstupnej frekvencii, pripadne iniciačnej hodnoty pri prvom zapojení. Potom sa oznámia mikroprocesorom MP frekvenčnému vyhodnocovaciemu obvodu FB platné frekvenčné pásma prichádzajúcich vstupných frekvencií FE. Po štarte mikroprocesorom MP sa uskutočňuje regulácia, ako je znázornené na obr. 3. Pritom sa tiež berie do úvahy vyhodnotenie posúvania vstupnej frekvencie FE tak, že sa využije spätné hlásenie externého spínacieho obvodu a znižuje sa kmitanie.In FIG. 3 is a flow chart showing the function of the clock generator in the form of a flow chart. Upon its return to the initial position, the filtering properties and bandwidths are reported to the MPLL phase control circuit MP. Similarly, the FSYN frequency synthesizer is informed of the last achieved output frequency and / or the initial value at the first connection. The valid frequency bands of the incoming input frequencies FE are then communicated to the frequency evaluation circuit FB by the microprocessors MP. After start-up by the microprocessor MP, regulation is performed as shown in FIG. 3. The evaluation of the shift of the input frequency FE by taking into account the feedback of the external switching circuit and reducing the oscillation is also taken into account.
Po dosiahnutí synchronizovaného stavu sa preskúšajú medze regulačného pásma taktovacím generátorom. Výpadok vstupnej frekvencie FE je rozpoznaný taktovacím generátorom. Pokiaľ je taktovací generátor synchrónny, zisťujú sa pravidelne mikroprocesorom MP aktuálne nastavené hodnoty, aby sa pri novom štarte alebo výpadku vstupnej frekvencie FE použili ako nové iniciačné hodnoty frekvenčného syntetizátora FSYN.When the synchronized state is reached, the control band limits are checked by the clock generator. Failure of the input frequency FE is detected by the clock generator. If the clock generator is synchronous, the current set values are determined periodically by the microprocessor MP to be used as the new FSYN frequency synthesizer initial values at a new start or failure of the input frequency FE.
Claims (8)
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4431415A DE4431415C2 (en) | 1994-08-24 | 1994-08-24 | Method for synchronizing the output frequencies of a clock generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| SK103495A3 SK103495A3 (en) | 1996-05-08 |
| SK281836B6 true SK281836B6 (en) | 2001-08-06 |
Family
ID=6527342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SK1034-95A SK281836B6 (en) | 1994-08-24 | 1995-08-23 | Process and device to synchronise the output frequencies of a clock generator |
Country Status (7)
| Country | Link |
|---|---|
| EP (1) | EP0698968B1 (en) |
| AT (1) | ATE192612T1 (en) |
| CZ (1) | CZ286319B6 (en) |
| DE (2) | DE4431415C2 (en) |
| FI (1) | FI953991A (en) |
| NO (1) | NO953288L (en) |
| SK (1) | SK281836B6 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5960331A (en) * | 1996-07-01 | 1999-09-28 | Harris Corporation | Device and method for maintaining synchronization and frequency stability in a wireless telecommunication system |
| DE19722114C2 (en) * | 1997-05-27 | 2003-04-30 | Bosch Gmbh Robert | Clock signal providing device and method |
| DE60331698D1 (en) | 2003-04-02 | 2010-04-22 | Christopher Julian Travis | A numerically controlled oscillator and method for generating an event clock |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4131861A (en) * | 1977-12-30 | 1978-12-26 | International Business Machines Corporation | Variable frequency oscillator system including two matched oscillators controlled by a phase locked loop |
| DE2938228C2 (en) * | 1979-09-21 | 1982-02-25 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Method and circuit for synchronization |
| US4598257A (en) * | 1983-05-31 | 1986-07-01 | Siemens Corporate Research & Support, Inc. | Clock pulse signal generator system |
| US4672299A (en) * | 1986-05-23 | 1987-06-09 | American Telephone And Telegraph Co. | Clock control circuit for phase control |
| US4953185A (en) * | 1988-10-05 | 1990-08-28 | Motorola Inc. | Clock recovery and hold circuit for digital TDM mobile radio |
| DE4001065A1 (en) * | 1989-01-23 | 1990-08-02 | Siemens Ag | Redundant block encoded serial data signal synchroniser - stores alternate bits in antiphase clocked shift registers to assemble new codeword bitwise in parallel register |
| DE4018911A1 (en) * | 1990-06-13 | 1992-01-02 | Ant Nachrichtentech | Frame synchronisation procedure for phase keying and AM - recognising symbol position of sub-alphabet in symbol train by selection of signal alphabet lower quantities |
| US5184350A (en) * | 1991-04-17 | 1993-02-02 | Raytheon Company | Telephone communication system having an enhanced timing circuit |
| US5144254A (en) * | 1991-09-30 | 1992-09-01 | Wilke William G | Dual synthesizer including programmable counters which are controlled by means of calculated input controls |
| US5353311A (en) * | 1992-01-09 | 1994-10-04 | Nec Corporation | Radio transmitter |
| DE4218132C2 (en) * | 1992-06-02 | 1994-05-19 | Ant Nachrichtentech | Process for clock recovery and synchronization |
-
1994
- 1994-08-24 DE DE4431415A patent/DE4431415C2/en not_active Expired - Fee Related
-
1995
- 1995-06-30 DE DE59508248T patent/DE59508248D1/en not_active Expired - Fee Related
- 1995-06-30 EP EP95110243A patent/EP0698968B1/en not_active Expired - Lifetime
- 1995-06-30 AT AT95110243T patent/ATE192612T1/en not_active IP Right Cessation
- 1995-08-22 NO NO953288A patent/NO953288L/en not_active Application Discontinuation
- 1995-08-23 CZ CZ19952158A patent/CZ286319B6/en not_active IP Right Cessation
- 1995-08-23 SK SK1034-95A patent/SK281836B6/en unknown
- 1995-08-24 FI FI953991A patent/FI953991A/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| FI953991A0 (en) | 1995-08-24 |
| EP0698968B1 (en) | 2000-05-03 |
| DE59508248D1 (en) | 2000-06-08 |
| DE4431415A1 (en) | 1996-02-29 |
| ATE192612T1 (en) | 2000-05-15 |
| FI953991A (en) | 1996-02-25 |
| NO953288D0 (en) | 1995-08-22 |
| NO953288L (en) | 1996-02-26 |
| CZ286319B6 (en) | 2000-03-15 |
| EP0698968A1 (en) | 1996-02-28 |
| CZ215895A3 (en) | 1996-04-17 |
| DE4431415C2 (en) | 1997-01-23 |
| SK103495A3 (en) | 1996-05-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100233024B1 (en) | Digital controlled xtal osc | |
| US7839222B2 (en) | Systems and methods using programmable fixed frequency digitally controlled oscillators for multirate low jitter frequency synthesis | |
| TW546921B (en) | Multiple input phase lock loop with hitless reference switching | |
| US4980899A (en) | Method and apparatus for synchronization of a clock signal generator particularly useful in a digital telecommunications exchange | |
| JPH03101433A (en) | Phase synchronous loop | |
| JPH0795072A (en) | Phase locked loop oscillation circuit | |
| DE59407334D1 (en) | Circuit arrangement for a clock generator | |
| Nguyen et al. | An adaptive fuzzy-PI clock servo based on IEEE 1588 for improving time synchronization over Ethernet networks | |
| SK281836B6 (en) | Process and device to synchronise the output frequencies of a clock generator | |
| US7308062B2 (en) | Apparatus for providing system clock synchronized to a network universally | |
| US5537449A (en) | Clock synchronizing circuitry having a fast tuning circuit | |
| JP2020182198A (en) | Time synchronization measurement system | |
| JPH11237489A (en) | Reference frequency generator | |
| JPH02262717A (en) | Frequency synthesizer | |
| Seong et al. | A new network synchronizer using phase adjustment and feedforward filtering based on low-cost crystal oscillators | |
| JP2776725B2 (en) | Frequency synthesizer | |
| JP3246459B2 (en) | Clock synchronization method and clock synchronization circuit | |
| SU1732467A1 (en) | Device for phase automatic adjustment of frequency | |
| KR100262945B1 (en) | Digital Pll Control Method which using transition mode for synchronizing | |
| JP3160904B2 (en) | Phase-locked oscillation circuit device | |
| EP1039641B1 (en) | Method for synthesizing a clock signal and synthesizing device thereof | |
| KR20050061258A (en) | Apparatus for providing system clock synchronized to network universally | |
| JP2888256B2 (en) | Clock generation circuit | |
| JP2002325034A (en) | Fractional n system frequency synthesizer | |
| JPH0454019A (en) | Frequency synthesizer |