SE518361C2 - Attenuation of pointer jitters in a desynchronizer - Google Patents
Attenuation of pointer jitters in a desynchronizerInfo
- Publication number
- SE518361C2 SE518361C2 SE9402708A SE9402708A SE518361C2 SE 518361 C2 SE518361 C2 SE 518361C2 SE 9402708 A SE9402708 A SE 9402708A SE 9402708 A SE9402708 A SE 9402708A SE 518361 C2 SE518361 C2 SE 518361C2
- Authority
- SE
- Sweden
- Prior art keywords
- pointer
- phase
- desynchronizer
- voltage
- compensation
- Prior art date
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 6
- 230000006978 adaptation Effects 0.000 claims description 27
- 230000008859 change Effects 0.000 claims description 10
- 230000000630 rising effect Effects 0.000 claims description 4
- 230000003247 decreasing effect Effects 0.000 claims description 2
- 230000002787 reinforcement Effects 0.000 claims 1
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 8
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 3
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 3
- RGNPBRKPHBKNKX-UHFFFAOYSA-N hexaflumuron Chemical compound C1=C(Cl)C(OC(F)(F)C(F)F)=C(Cl)C=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F RGNPBRKPHBKNKX-UHFFFAOYSA-N 0.000 description 3
- 238000013507 mapping Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000001914 filtration Methods 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 210000003195 fascia Anatomy 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0478—Provisions for broadband connections
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
- H04J3/076—Bit and byte stuffing, e.g. SDH/PDH desynchronisers, bit-leaking
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J2203/00—Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
- H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
- H04J2203/0089—Multiplexing, e.g. coding, scrambling, SONET
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
Description
:nun I 1 no 10 15 20 25 30 35 518 361 -- .= 2 kontrollbyte placerats i början av vardera. En del av kon- trollbytes används t.ex. för utförande av gränssnitts- anpassning (interface justification) i samband med avbild- ning (mapping), dà hastigheten hos informationssignalen som skall avbildas avviker nàgot från dess nominella värde. Av- bildningen av informationssignalen i överföringsramen STM-l beskrivs i t.ex. patentansökningarna AU-B-34639/89 och FI-- 914746. : nun I 1 no 10 15 20 25 30 35 518 361 -. = 2 control bytes placed at the beginning of each. Some of the change of control is used e.g. for performing interface justification in connection with mapping, as the speed of the information signal to be mapped deviates slightly from its nominal value. The mapping of the information signal in the transmission frame STM-1 is described in e.g. patent applications AU-B-34639/89 and FI-914746.
Varje byte i enheten AU-4 har ett positionsnummer.Each byte in unit AU-4 has a position number.
Den ovannämnda AU-pekaren innehåller positionen för den första byten i containern VC-4 i enheten AU-4. Med hjälp av pekarna kan sà kallade positiva eller negativa pekaranpass- ningar (pointer justification) dessutom utföras i. olika punkter i SDH-nätet. Om en VC med en viss klockfrekvens införs i en nod i ett nät som fungerar vid en klockfrekvens lägre än den ovannämnda klockfrekvensen hos VC, fylls data- bufferten. Detta kräver negativ anpassning: en byte över- förs fràn den mottagna VC:n till overheadomràdet och pekar- värdet minskas med ett.The above-mentioned AU pointer contains the position of the first change in the container VC-4 in the unit AU-4. With the help of the pointers, so-called positive or negative pointer justifications (pointer justification) can also be performed at different points in the SDH network. If a VC with a certain clock frequency is inserted into a node in a network operating at a clock frequency lower than the above-mentioned clock frequency of the VC, the data buffer is filled. This requires negative adaptation: a byte is transferred from the received VC to the overhead area and the pointer value is reduced by one.
Om hastigheten hos den mottagna VC:n är lägre än nodens klockhastighet tenderar databufferten att tömmas, vilket förutsätter positiv anpassning, vid vilken en fyll- nadsbyte tillsätts i VC:n och pekarvärdet ökas med ett.If the speed of the received VC is lower than the clock speed of the node, the data buffer tends to be emptied, which presupposes a positive adaptation, at which a fill change is added in the VC and the pointer value is increased by one.
Både bitanpassningen (gränssnittsanpassning) an- vänd vid avbildningen och pekaranpassningen förorsakar fas- jitter, som borde kompenseras för av desynkronisatorn vid utgången ur SDH-nätet. Fasjitter och kompensering av den- samma beskrivs t.ex. i Simulation Results and Field Trial Experience of Justification Jitter, Ralph Urbansky, 6th World Telecommunication Forum, Geneva, 10-15 October 1991, International Telecommunication Union, Part 2, Vol III, sidorna 45 - 49.Both the bit adaptation (interface adaptation) used in the mapping and the pointer adaptation cause fasciites, which should be compensated for by the desynchronizer at the output of the SDH network. Fasjitter and compensation of the same are described e.g. i Simulation Results and Field Trial Experience of Justification Jitter, Ralph Urbansky, 6th World Telecommunication Forum, Geneva, 10-15 October 1991, International Telecommunication Union, Part 2, Vol III, pages 45 - 49.
För detta ändamål omfattar tidigare kända desyn- kronisatorer en databuffert med en tillhörande analog fas- låst slinga (PLL) som fasláser databuffertens läsklocka i 10 15 20 25 30 35 518 361 .For this purpose, prior art desynchronizers comprise a data buffer with an associated analog phase-locked loop (PLL) which phase-locks the read buffer of the data buffer in 10 15 20 25 30 35 518 361.
O I nu 9 o D o 3 skrivklockan. Eftersom den faslàsta slingan fungerar på samma sätt som ett lágpassfilter, eliminerar den jitter med undantag av jitterkomponenterna.med de lägsta frekvenserna.O I now 9 o D o 3 the writing clock. Because the phase-locked loop works in the same way as a low-pass filter, it eliminates jitter with the exception of the jitter components with the lowest frequencies.
Exempelvis genererar pekaranpassningen i SDH mycket inten- sivare jitterkomponenter än bitanpassningen, eftersom in- dividuella fassprång i pekaranpassningen uppgår till t.ex. 8 eller 24 ramintervall UI, och eftersom fassprång förorsa- kade av pekaranpassning kan förekomma med en mycket låg frekvens som är svår att filtrera i desynkronisatorns fas- låsta slinga. Tillräcklig dämpning av pekarjitter genom filtrering skulle kräva en mycket liten bandbredd hos slingan (det absoluta värdet är beroende av gränssnittets hastighet). Figurerna 2 och 3 visar hur jittertoppar föror- sakade av två pekaranpassningar på 24 UI (uppmätta vid desynkronisatorns utgång medelst ett av CCITT definierat mätfilter) kan reduceras till en acceptabel maximinivå av då den faslàsta slingans bandbredd vid t.ex. 140 Mbit/s är 2 Hz. Vid normal ca 0,2 UI genom drastisk filtrering, funktion behövs emellertid inga pekaranpassningar, och en- bart bitanpassningar i gränssnitten är aktiva. Att dimen- sionera desynkronisatorns faslàsta slinga på basis av pe- karanpassningar är sålunda oresonligt då den faslàsta slingans bandbredd för bitanpassningens del kunde vara t.o.m. tio gånger högre. Låsningen av den faslàsta slingan skulle då vara pàlitligare och låsningstiden väsentligen kortare.For example, the pointer fitting in SDH generates much more intense jitter components than the bit fitting, since individual phase jumps in the pointer fitting amount to e.g. 8 or 24 frame intervals UI, and because phase jumps caused by pointer matching can occur with a very low frequency that is difficult to filter in the phase locked loop of the desynchronizer. Sufficient attenuation of pointer jits by filtering would require a very small bandwidth of the loop (the absolute value depends on the speed of the interface). Figures 2 and 3 show how jitter peaks caused by two pointer adjustments of 24 UI (measured at the output of the desynchronizer by means of a measuring filter defined by CCITT) can be reduced to an acceptable maximum level of when the phase-locked loop bandwidth at e.g. 140 Mbit / s is 2 Hz. At normal approx. 0.2 UI by drastic filtering, function, however, no pointer adjustments are needed, and only bit adjustments in the interfaces are active. Dimensioning the phase-locked loop of the desynchronizer on the basis of pointer adaptations is thus unreasonable as the bandwidth of the phase-locked loop for the bit adaptation could be up to and including ten times higher. The locking of the phase-locked loop would then be more reliable and the locking time significantly shorter.
En känd lösning av problemet är bitläckage (bit leaking), vid vilket fassprång förorsakade av pekaren eli- mineras med hjälp av en olinjär process (i tidplan), varvid inkommande databitar behandlas med en skild seriebuffert, så att skrivklockans och den i desynkronisatorns buffert inmatade datans fas förskjuts periodiskt framåt (eller bakåt), och den stegvisa fasförskjutningen omvandlas till en linjär fasförskjutning som sker under en längre tids- period. Pekaranpassningarna behandlas således skilt för sig 10 15 20 25 30 35 518 361 v 000 v .. o toa!! 4 med hjälp av en bitläckagebuffert, så att bandbredden hos den faslåsta slingan i själva desynkronisatorn kan ökas enligt de av bitanpassningarna ställda kraven. Ett problem som bitläckaget medför är seriedatabehandlingen på bitnivå och den förhållandevis komplicerade logiken. Dessutom bör inses att det inte räcker med att en pekare åt gången kan behandlas, utan logiken borde i värsta fall kunna operera med tiotals överlappande pekaranpassningar i olika utsväng- ningssteg. Användningen av denna teknik i en snabb de- synkronisator av 140 Mbit/s anses sålunda inte vara av nytta på grund av t.ex. den ökade effektkonsumtionen.A known solution to the problem is bit leaking, in which phase jumps caused by the pointer are eliminated by means of a non-linear process (in schedule), whereby incoming data bits are treated with a separate series buffer, so that the writing clock and the input in the desynchronizer buffer the phase of the data is periodically shifted forwards (or backwards), and the stepwise phase shift is converted into a linear phase shift which takes place over a longer period of time. The pointer adaptations are thus treated separately 10 15 20 25 30 35 518 361 v 000 v .. o toa !! 4 by means of a bit leakage buffer, so that the bandwidth of the phase-locked loop in the desynchronizer itself can be increased according to the requirements set by the bit adaptations. One problem that the bit leakage causes is the serial data processing at the bit level and the relatively complicated logic. In addition, it should be realized that it is not enough for one pointer to be processed at a time, but the logic should in the worst case be able to operate with dozens of overlapping pointer adjustments in different fluctuation steps. The use of this technology in a fast decynchronizer of 140 Mbit / s is thus not considered useful due to e.g. the increased power consumption.
Beskrivning av uppfinningen Uppfinningen avser att åstadkomma en enkel och ekonomisk anordning för dämpning av pekarjittertoppar, vilken anordning kan tillämpas även vid hastigheter av 140 Mbit/s och t.o.m. högre.Description of the invention The invention intends to provide a simple and economical device for attenuating pointer jitter peaks, which device can also be applied at speeds of 140 Mbit / s and up to and including higher.
Detta uppnås med hjälp av en anordning enligt upp- finningen, vilken anordning är kännetecknæd av att den omfattar organ för tvångsstyrning av den faslåsta slingan att synkront med tidpunkten för varje pekaranpassning be- gränsa maximiamplituden i den fasjitter som ifrågavarande pekaranpassning i desynkronisatorns utsignal förorsakar.This is achieved by means of a device according to the invention, which device is characterized in that it comprises means for forcibly controlling the phase-locked loop that, synchronously with the time of each pointer adaptation, limits the maximum amplitude of the phase jitter in question.
Den grundläggande idén i uppfinningen är att en kompenserande inställning som tidsanpassats att sammanfalla med pekaranpassningen utförs i själva den faslåsta slingan i avsikt att begränsa den abrupta fasjitteramplituden som pekaranpassningen förorsakat och för att "sprida ut" jit- tern. I den föredragna utföringsformen av uppfinningen utförs den kompenserande inställningen genom att en spän- ningspuls, främre kant vars sammanfaller med pekar- anpassningen, summeras till slingfiltrets insignal eller slingorscillatorns styrspänning. Företrädesvis är den kom- penserande spänningspulsen så integrerad att dess främre kant sammanfaller med, men är motsatt till den av pekar- 10 15 20 25 30 35 518 361 -- . 5 anpassningen förorsakade spänningsändringen, medan pulsens bakre kant sjunker långsamt, t.ex. exponentiellt. Den kom- penserande pulsens stigande (eller sjunkande) främre kant begränsar den abrupta jitteramplituden effektivt, medan den länga exponentiellt sjunkande (eller stigande) bakre kanten "sprider ut" fasjittern som fassprànget förorsakat under en längre tidsperiod, t.ex. l sekund.The basic idea of the invention is that a compensating setting timed to coincide with the pointer fitting is performed in the phase locked loop itself in order to limit the abrupt fascia amplitude caused by the pointer fitting and to "spread out" the jitter. In the preferred embodiment of the invention, the compensating setting is performed by summing a voltage pulse, the leading edge of which coincides with the pointer adjustment, to the input signal of the loop filter or the control voltage of the loop oscillator. Preferably, the compensating voltage pulse is so integrated that its leading edge coincides with, but is opposite to that of the pointer 10 15 20 25 30 35 518 361 -. The adjustment caused the voltage change, while the trailing edge of the pulse drops slowly, e.g. exponentially. The rising (or falling) leading edge of the compensating pulse effectively limits the abrupt jitter amplitude, while the long exponentially falling (or rising) trailing edge "spreads out" the phase jitter caused by the phase jump over a longer period of time, e.g. l second.
I en annan utföringsform av uppfinningen omfattar den faslásta slingan organ för att begränsa amplituden hos den spänningsstyrda oscillatorns styrspänning pà förut- bestämd tid fràn tidpunkten för varje pekaranpassning.In another embodiment of the invention, the phase-locked loop comprises means for limiting the amplitude of the control voltage of the voltage controlled oscillator at a predetermined time from the time of each pointer adaptation.
Begränsningen av amplitudniván åstadkommer en naturlig begränsninganrpekarjitterns maximiamplitudzidesynkronisa- torns utgång inom förutbestämda maximivärden.The limitation of the amplitude level provides a natural limitation of the maximum amplitude side output of the pointer jitter within predetermined maximum values.
En ytterligare utföringsform av uppfinningen om- fattar organ för att reducera den faslásta slingans öppna slingförstärkning pà förutbestämd tid fràn tidpunkten för varje pekaranpassning. Pà grund av förstärkningsreduktionen begränsas bandbredden för den slutna slingan momentant till ett sà lågt värde att den av pekaranpassningen förorsakade fasjittern elimineras tillräckligt. Ännu en aspekt pà uppfinningen är att anordningen dessutom utför kompensering av fasspráng förorsakade av bitanpassning. I en utföringsform av uppfinningen utförs detta genom att en kompensationspuls tidsanpassad att sam- manfalla med varje bitanpassning och likadan men kortare än den vid pekaranpassningen använda kompensationspulsen sum- meras till den faslàsta slingan.A further embodiment of the invention comprises means for reducing the open loop gain of the phase-locked loop at a predetermined time from the time of each pointer adaptation. Due to the gain reduction, the bandwidth of the closed loop is momentarily limited to such a value that the facjitter caused by the pointer adjustment is sufficiently eliminated. Yet another aspect of the invention is that the device also performs compensation of phase jumps caused by bit matching. In an embodiment of the invention, this is done by summing a compensation pulse timed to coincide with each bit match and the same but shorter than the compensation pulse used in the pointer match to the phase-locked loop.
Kort beskrivning av figurerna Uppfinningen skall i det följande beskrivas mera detaljerat med hjälp av utföringsexempel och med hänvisning till bifogade ritningar, där figur l visar överföringsramen STM-l i SDH-syste- met; 10 15 20 25 30 35 513 361 - .z Ubu I 0 o 6 figurerna 2 och 3 visar ett fassprång i ingången till en känd desynkronisator och fasjitter i utgången, då den faslàsta slingans bandbredd är ca 2 Hz; figur 4 visar kopplingsschemat för en desynkroni- sator enligt uppfinningen; figurerna 5 och 6 är signaldiagram som visar ett fasspràng i ingången till desynkronisatorn enligt figur 4 och en motsvarande fasjitter i desynkronisatorns utgàng; och figur 7 är ett kopplingsschema som visar tvà al- ternativa sätt att koppla kompensationssignalen till den faslàsta slingan.Brief description of the figures The invention will be described in more detail below with the aid of exemplary embodiments and with reference to the accompanying drawings, in which Figure 1 shows the transmission frame STM-1 in the SDH system; Figures 2 and 3 show a phase jump at the input of a known desynchronizer and phase jitter at the output, when the bandwidth of the phase-locked loop is about 2 Hz; Figure 4 shows the wiring diagram of a desynchronizer according to the invention; Figures 5 and 6 are signal diagrams showing a phase jump in the input of the desynchronizer according to Figure 4 and a corresponding phase jitter in the output of the desynchronizer; and Figure 7 is a circuit diagram showing two alternative ways of coupling the compensation signal to the phase locked loop.
Detaljerad beskrivning av uppfinningen I det följande skall uppfinningen beskrivas i samband med signaler enligt den i CCITT-rekommendationerna G.707, G.708 och G.709 definierade synkrona digitala hie- rarkin SDH, men den kan även tillämpas för andra liknande digitala signaler som utnyttjar taktanpassningstekniken, sásom det synkrona optiska nätet SONET.Detailed description of the invention In the following, the invention will be described in connection with signals according to the synchronous digital hierarchy SDH defined in CCITT recommendations G.707, G.708 and G.709, but it can also be applied to other similar digital signals such as utilizes the rate-matching technology, such as the SONET synchronous optical network.
Ramstrukturen STM-l i SDH-nätet, ramuppbyggnaden samt pekar- och bitanpassningen beskrevs ovan med hänvis- ning till figur l. Utöver detta hänvisas till ovannämnda Ralph Och AU-B- To Know Your TE&M, June 15, CCITT-rekommendationer, artikel av FI-914746 SONET-systemet beskrivs i t.ex. ovannämnda Urbansky 34639/89.The frame structure STM-1 in the SDH network, the frame structure and the pointer and bit adaptation were described above with reference to Figure 1. In addition, reference is made to the above-mentioned Ralph And AU-B- To Know Your TE&M, June 15, CCITT recommendations, article by The FI-914746 SONET system is described in e.g. the aforementioned Urbansky 34639/89.
Sonet, Know Your VTs av Stephen Fleming, 1989, sidorna 62 - 75. och patentansökningarna Figur 4 visar en desynkronisator enligt uppfin- ningen. En digital serieformig synkron signal, såsom en SDH-signal, som består av STM-1-ramar mottages i ingången till ett buffertminne l, varifrån den avskrivs byte för byte enligt adresser genererade av en skrivadressräknare 2 till buffertminnet l, och avläses sedan byte för byte en- ligt adresser genererade av en läsadressräknare 3 fràn 10 15 20 25 30 35 51 s 361 7 bufferten 1, DATA-med önskad överföringshastighet, så att en digital serieformad utsignal UT- l4O Mbit/s, erhålls från desynkronisatorn. Skrivadressräknaren 2 gene- t.ex. rerar skrivadresser synkront med en skrivklocka CLKl. På motsvarande sätt genererar läsadressräknaren 3 läsadresser synkront med en läsklocka CLK2. Läsklockan CLK2 är faslåst i skrivklockan CLKl med hjälp av en faslàst slinga (PLL) som omfattar en fasdetektor, ett slingfilter och en spän- ningsstyrd oscillator. Signaler CLKI/N och CLK2/N, vilka är proportionella mot skriv- och läsklockorna, matas till fas- detektorn 4 från räknarna 2 och 3, varvid N är en divisor dimensionerad enligt buffertens längd och fasdetektorns aktiva område. Fasdetektorn 4 alstrar en spänningssignal V1 som är proportionell mot fasdifferensen mellan signalerna CLKI/N och CLK2/N, ett motstånd R3 till en operativ förstärkare Al. Den opera- och denna spänningssignal matas genom tiva förstärkaren Al med anslutande motstånd R3, R5, R6, R7, C3 och en kondensator C4 bildar ett slingfilter som be- stämmer den faslàsta slingans slingförstärkning. förstärkningen väljs så att en lämplig bandbredd àstadkoms.Sonet, Know Your VTs by Stephen Fleming, 1989, pages 62 - 75. and patent applications Figure 4 shows a desynchronizer according to the invention. A digital serial synchronous signal, such as an SDH signal, consisting of STM-1 frames is received at the input of a buffer memory 1, from which it is written off bytes for bytes according to addresses generated by a write address counter 2 to the buffer memory 1, and then read bytes for change according to addresses generated by a read address counter 3 from the buffer 1, DATA with the desired transmission speed, so that a digital serial output signal UT-140 Mbit / s is obtained from the desynchronizer. The writing address counter 2 gene- e.g. writes writing addresses synchronously with a writing clock CLKl. Correspondingly, the read address counter generates 3 read addresses synchronously with a read clock CLK2. The read clock CLK2 is phase locked in the write clock CLK1 by means of a phase locked loop (PLL) which comprises a phase detector, a loop filter and a voltage controlled oscillator. Signals CLKI / N and CLK2 / N, which are proportional to the write and read clocks, are fed to the phase detector 4 from the counters 2 and 3, whereby N is a divisor dimensioned according to the length of the buffer and the active area of the phase detector. The phase detector 4 generates a voltage signal V1 which is proportional to the phase difference between the signals CLKI / N and CLK2 / N, a resistor R3 to an operational amplifier A1. The opera and this voltage signal are fed through the tive amplifier A1 with connecting resistors R3, R5, R6, R7, C3 and a capacitor C4 forms a loop filter which determines the loop gain of the phase-locked loop. the gain is selected so that a suitable bandwidth is achieved.
Den operativa förstärkaren A1 genererar en styrspänning V, som matas till den spänningsstyrda oscillatorns 5 styr- ingång i avsikt att bestämma frekvensen hos den av oscilla- torn 5 genererade läsklockan CLK2. Den faslàsta slingan tenderar att justera läsklockans CLK2 frekvens så att fas- differensen mellan klockorna CLKl och CLK2 är tillräckligt liten. En desynkronisatorkrets av denna typ och olika va- riationer av densamma är välkända för fackmannen.The operational amplifier A1 generates a control voltage V, which is supplied to the control input of the voltage-controlled oscillator 5 in order to determine the frequency of the read clock CLK2 generated by the oscillator 5. The phase-locked loop tends to adjust the frequency of the read clock CLK2 so that the phase difference between the clocks CLK1 and CLK2 is sufficiently small. A desynchronizer circuit of this type and various variations thereof are well known to those skilled in the art.
Desynkronisatorns faslàsta slinga (PLL) visad i figur 4 är emellertid inte som sådan kapabel att i till- räcklig mån dämpa fasspràngen, som här kallas pekaranpass- ningar, förorsakade av pekaranpassningarna i den digitala insignalen DATA IN. Såsom ovan i anslutning till figurerna 2 och 3 nämnts, kan pekarjittern i desynkronisatorns utgång dämpas tillfredsställande genom att den faslàsta slingans Sling-" 10 15 20 25 30 35 518 361 I QIO u 8 bandbredd begränsas, men en del av lásningens snabbhet och pålitlighet gàr samtidigt förlorad.However, the phase-locked loop (PLL) of the desynchronizer shown in Figure 4 is not capable as such of sufficiently attenuating the phase jump, which is referred to here as pointer adaptations, caused by the pointer adaptations in the digital input signal DATA IN. As mentioned above in connection with Figures 2 and 3, the pointer jitter in the output of the desynchronizer can be satisfactorily attenuated by limiting the bandwidth of the phase-locked loop "10 15 20 25 30 35 518 361 while lost.
För detta ändamål omfattar desynkronisatorn en dämpningskrets enligt uppfinningen, vilken krets tvàngsstyr den faslàsta slingan synkront med tidpunkten för varje enskild pekaranpassning, så att den faslàsta slingan be- gränsar maximiamplituden hos fasjittern förorsakad av nämn- da pekaranpassning i desynkronisatorns utsignal. Desynkro- nisatorns digitala del alstrar signaler som indikerar tid- punkten för pekaranpassningarna och deras riktningar för intern användning, och dessa signaler kan även utnyttjas vid styrningen av kompensationskopplingen enligt uppfin- ningen;.~_ ' Figur 4 visar den föredragna utföringsformen av uppfinningen, i vilken desynkronisatorns CMOS-logik genere- rar en trenivàkompensationspulsspänning V,, i vilken pul- sernas främre kanter sammanfaller med pekaranpassningarna.For this purpose, the desynchronizer comprises an attenuation circuit according to the invention, which circuit forcibly controls the phase-locked loop synchronously with the time of each individual pointer adjustment, so that the phase-locked loop limits the maximum amplitude of the phase jitter caused by said pointer synchronization adapter. The digital part of the desynchronizer generates signals indicating the time of the pointer adjustments and their directions for internal use, and these signals can also be used in controlling the compensation circuit according to the invention; Figure 4 shows the preferred embodiment of the invention, in which CMOS logic of the desynchronizer generates a three-level compensation pulse voltage V ,, in which the leading edges of the pulses coincide with the pointer adjustments.
I den föredragna utföringsformen av uppfinningen motsvarar spänningens V, positiva puls den positiva pekaranpass- ningen, och den negativa pulsen motsvarar den negativa pekaranpassningen. Pulsspänningen V, integreras med en växelströmskopplad integrator som omfattar en operativ förstärkare A2 med externa komponenter Rl, R2, Cl och C2.In the preferred embodiment of the invention, the positive pulse of the voltage V corresponds to the positive pointer match, and the negative pulse corresponds to the negative pointer match. The pulse voltage V, is integrated with an AC-connected integrator which comprises an operational amplifier A2 with external components R1, R2, C1 and C2.
Integratorn A2 integrerar och inverterar varje puls i spän- ningen V, och bildar sàlunda en exponentiell puls med en snabbt stigande främre kant som tidsanpassats att samman- falla med pekaranpassningen men i motsatt riktning, och en långsamt exponentiellt sjunkande bakre kant. Integratorns utspänning V2 summeras via ett motstånd R4 till en spänning V1 i làgpassfiltrets Al ingång.The integrator A2 integrates and inverts each pulse in the voltage V, thus forming an exponential pulse with a rapidly rising leading edge which is adapted to coincide with the pointer adaptation but in the opposite direction, and a slowly exponentially decreasing trailing edge. The output voltage V2 of the integrator is summed via a resistor R4 to a voltage V1 in the input of the low-pass filter A1.
I det fall figur 4 illustrerar kan spänningen V2 även föras till någon annan punkt i den faslåsta slingan, exempelvis till VCO:s styrspänning V3, såsom visas med den streckade linjen 6. I ett dylikt fall bör dock kompensatio- nen göras sá att spänningens Vahastighetsändring begränsas 10 15 20 25 30 35 518 361 -- 9 under en förutbestämd tidsperiod. Med andra ord bör pulsens V2 form i varje enskild summeringspunkt anpassas till ut- spänningen från filter Al.In the case where Figure 4 illustrates, the voltage V2 can also be applied to another point in the phase-locked loop, for example to the VCO control voltage V3, as shown by the dashed line 6. In such a case, however, the compensation should be made so that the voltage change limited 10 15 20 25 30 35 518 361 - 9 for a predetermined period of time. In other words, the shape of the pulse V2 at each individual summing point should be adapted to the output voltage from filter A1.
Tidsanpassningsdiagrammen i figurerna 5 och 6 visar den effekt jitterkompensationen enligt uppfinningen har pá desynkronisatorn enligt figur 4. Figur 5 visar fas- jittern i insignalen DATA IN, i vilken ett fasspráng pá 24 tidsintervall (UI) förorsakat av en positiv pekaranpassning förekommer i en tidpunkt T = 50 ms. Detta förorsakar en fasdifferens mellan klocksignalerna CLKl och CLK2 och en motsvarande ändring i spänningen V1. Samma pekaranpassning förorsakar en samtidig positiv puls i spänningen V4, vilken integreras och summeras till ingången i filter A1 som en spänningspuls V2 med en riktning motsatt till ändringen i spänningen V1, så att spänningspulsen begränsar maximi- amplituden för den av nämnda pekaranpassning förorsakade ändringen i oscillatorns 5 styrspänning V,och sålunda även jitteramplituden i desynkronisatorns utsignal, uppmätt via ett av CCITT definierat mätfilter, såsom visas i simulatio- nen i figur 6. I figur 6 är fasjitterns maximiamplitud i utgången i tidpunkten för pekaranpassningen tydligt lägre än t.ex. i det fall figur 3 illustrerar. Dessutom "töjer" kompensationspulsens Vzlànga exponentiella sjunkande bakre kant fasjittern över en lång tidsperiod. I figur 5 före- kommer i tidpunkt T = 400 ms ett fasspràng i motsatt rikt- ning förorsakad en negativ pekaranpassning, vilken för- orsakar spänningar som annars är lika med de ovan beskrivna spänningarna i kretsen enligt figur 4 men har en motsatt riktning. I figur 6 förekommer denna andra pekaranpassning som fasjitter i motsatt riktning. I exemplet i figurerna 4 - 6 är desynkronisatorns hastighet 140 Mbit/s, faslàsets bandbredd ca 10 Hz och spänningens V4 pulslängd 250 ms.The timing diagrams in Figures 5 and 6 show the effect of the jitter compensation according to the invention on the desynchronizer according to Figure 4. Figure 5 shows the phase jitter in the input signal DATA IN, in which a phase jump of 24 time intervals (UI) caused by a positive pointer adjustment occurs at a time T = 50 ms. This causes a phase difference between the clock signals CLK1 and CLK2 and a corresponding change in the voltage V1. The same pointer matching causes a simultaneous positive pulse in the voltage V4, which is integrated and summed to the input of filter A1 as a voltage pulse V2 with a direction opposite to the change in voltage V1, so that the voltage pulse limits the maximum amplitude of the change in oscillation caused by said pointer matching Control voltage V, and thus also the jitter amplitude in the output signal of the desynchronizer, measured via a measuring filter defined by CCITT, as shown in the simulation in Figure 6. In Figure 6, the maximum amplitude of the phase jitter at the output at the time of the pointer adjustment is clearly lower than e.g. in the case Figure 3 illustrates. In addition, the exponential descending rear edge of the compensation pulse "stretches" the phase jitter over a long period of time. In Figure 5, at time T = 400 ms, a phase burst in the opposite direction causes a negative pointer adaptation, which causes voltages which are otherwise equal to the above-described voltages in the circuit according to Figure 4 but have an opposite direction. In Figure 6, this second pointer adaptation appears as a facsimile in the opposite direction. In the example in Figures 4-6, the speed of the desynchronizer is 140 Mbit / s, the bandwidth of the phase lock is about 10 Hz and the pulse length of the voltage V4 is 250 ms.
Detta motsvarar tvà ramlängder och utgör hälften av det minsta möjliga intervallet mellan pekare (4 STM-l-överfö- ringsramar). Växelströmskopplingen i integratorn A2 är 10 15 20 25 30 35 518 361 o n in I r n I CIOI in Id I v OI i lO utförd medelst en seriekondensator C2 så att databuffertens l dynamiska område inte skall överskridas pà grund av ett flertal pà varandra följande pekare (t.ex. en av elementen i SDH-nätet utnyttjar en lokal reservklocka och alstrar Tids- konstanten för växelströmskopplingen.förkortar dessutonlden därigenom tiotals pekaranpassningar per sekund). totala tidskonstanten nàgot.This corresponds to two frame lengths and constitutes half of the smallest possible interval between pointers (4 STM-1 transmission frames). The AC connection in the integrator A2 is made by means of a series capacitor C2 so that the dynamic range of the data buffer is not to be exceeded due to a plurality of consecutive pointers ( for example, one of the elements in the SDH network uses a local spare clock and generates the Time constant for the AC connection. In addition, it shortens the tens of point adjustments per second). total time constant something.
Anpassningsfrekvenseni.bitanpassningenlunurepre- sentera den värsta möjliga jitterfrekvensen som passerar genom den faslásta slingan, men eftersom fasspràngen i bitanpassningen varar enbart ett tidsintervall.är den låga fasjittern som de förorsakar obetydlig jämfört med pekar- jittern.~I kompensationskretsen enligt uppfinningen dämpas pekarjittern och sålunda kan även jittern som bitanpass- ningen förorsakar bli problematisk. Kretsen i figurerna 4 och 6 kan användas även för kompensering av jittern som bitanpassningen förorsakar. CMOS-logiken skulle dà förutom pekarkompensationspulser som motsvarar pekaranpassningarna alstra bitkompensationspulser tidsanpassade att sammanfalla med bitanpassningarna och med en längd av exakt l/8 eller 1/24 av pekarkompensationspulserna (8-bits eller 24-bits pekaranpassning).The fitting frequency in the bit fitting will present the worst possible jitter frequency passing through the phase-locked loop, but since the phase jump in the bit fitting lasts only a time interval, the low phase jitter they cause is insignificant compared to the pointer jitter. even the jitter that the bit adaptation causes becomes problematic. The circuit of Figures 4 and 6 can also be used to compensate for the jitter that the bit matching causes. The CMOS logic would then, in addition to the pointer compensation pulses corresponding to the pointer adaptations, generate bit compensation pulses timed to coincide with the bit adaptations and with a length of exactly 1/8 or 1/24 of the pointer compensation pulses (8-bit or 24-bit pointer adaptation).
Figur 7 visar en annan utföringsform av uppfin- ningen, i vilken den faslásta slingan innehåller en nivá- làskrets mellan förstärkaren Al och den spänningsstyrda oscillatorn 5. Niváláskretsen styrs av spänningen V, för att begränsa styrspänningen V3mellan förutbestämda gräns- värden pà en förutbestämd tidsperiod frán tidpunkten för varje pekaranpassning.Figure 7 shows another embodiment of the invention, in which the phase-locked loop contains a level latch circuit between the amplifier A1 and the voltage controlled oscillator 5. The level latch circuit is controlled by the voltage V, to limit the control voltage V3 between predetermined time limits of a predetermined time the time of each pointer adjustment.
Alternativt kan den öppna slingförstärkningen i den faslásta slingan minskas pà en förutbestämd tidsperiod från tidpunkten för varje pekaranpassning. Blocket 71 i figur 7 kan sålunda vara en förstärkare eller en dämpare, vars förstärkning styrs av spänningen V4 synkront med pe- karanpassningarna. lO 518 361 . ll En nackdel med de tvà sistnämnda utföringsformerna är att de stör elimineringen av bitanpassningsjitter desto mera ju högre är antalet pekaranpassningar. Det är sålunda uppenbart att kretsarnas 71 och 81 funktion borde hindras under högfrekventa pekarsekvenser. Detta problem kan emel- lertid undvikas i kompensationskopplingen enligt figur 4, som tillåter nivàlàskretsen att fungera normalt hela tiden.Alternatively, the open loop gain in the phase locked loop may be reduced by a predetermined period of time from the time of each pointer adjustment. The block 71 in Fig. 7 can thus be an amplifier or a damper, the gain of which is controlled by the voltage V4 synchronously with the pointer adaptations. lO 518 361. A disadvantage of the latter two embodiments is that they interfere with the elimination of bit adaptation jitter the more the higher the number of pointer adaptations. It is thus obvious that the operation of the circuits 71 and 81 should be hindered during high frequency pointer sequences. However, this problem can be avoided in the compensation circuit of Figure 4, which allows the level circuit to operate normally at all times.
Figurerna och den därtill anslutna beskrivningen är enbart avsedda att illustrera föreliggande uppfinning.The figures and the accompanying description are only intended to illustrate the present invention.
Till sina detaljer kan anordninge enligt uppfinningen va- riera inom ramen för bifogade patentkrav.To their details, devices according to the invention can vary within the scope of the appended claims.
Claims (7)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FI920643A FI90709C (en) | 1992-02-14 | 1992-02-14 | Arrangement for damping pointer vibration in a desynchronizer |
| PCT/FI1993/000045 WO1993016535A1 (en) | 1992-02-14 | 1993-02-12 | Pointer jitter suppression in a desynchronizer |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| SE9402708L SE9402708L (en) | 1994-08-12 |
| SE9402708D0 SE9402708D0 (en) | 1994-08-12 |
| SE518361C2 true SE518361C2 (en) | 2002-10-01 |
Family
ID=8534632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SE9402708A SE518361C2 (en) | 1992-02-14 | 1994-08-12 | Attenuation of pointer jitters in a desynchronizer |
Country Status (6)
| Country | Link |
|---|---|
| AU (1) | AU3500693A (en) |
| DE (1) | DE4390463T1 (en) |
| FI (1) | FI90709C (en) |
| GB (1) | GB2279522B (en) |
| SE (1) | SE518361C2 (en) |
| WO (1) | WO1993016535A1 (en) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5457717A (en) * | 1993-11-29 | 1995-10-10 | Dsc Communications Corporation | Apparatus and method for eliminating mapping jitter |
| ES2102938B1 (en) * | 1994-03-28 | 1998-04-16 | Alcatel Standard Electrica | PHASE FLUCTUATION REDUCTION SYSTEM IN DIGITAL DEMULTIPLEXERS. |
| US6064706A (en) * | 1996-05-01 | 2000-05-16 | Alcatel Usa, Inc. | Apparatus and method of desynchronizing synchronously mapped asynchronous data |
| SE509186C2 (en) * | 1996-06-25 | 1998-12-14 | Ericsson Telefon Ab L M | Device and method for processing redundancy signals and a telecommunication system comprising the same |
| FI965072A (en) | 1996-12-17 | 1998-08-13 | Nokia Telecommunications Oy | Method for damping transients caused by smoothing events in a desynchronizer |
| DE19653470C2 (en) * | 1996-12-20 | 1998-10-08 | Siemens Ag | Method and arrangement for clock recovery from a digital signal |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4996698A (en) * | 1989-10-23 | 1991-02-26 | Rockwell International Corporation | Clock signal resynchronizing apparatus |
| DE3942885A1 (en) * | 1989-12-23 | 1991-06-27 | Philips Patentverwaltung | BITRATE ADJUSTMENT CIRCUIT |
| ES2060351T3 (en) * | 1990-02-16 | 1994-11-16 | Siemens Ag | PROCEDURE AND DEVICE FOR THE RECOVERY OF THE CLOCK IMPULSE. |
| ATE193791T1 (en) * | 1990-03-14 | 2000-06-15 | Cit Alcatel | PHASE LOCKED LOOP ARRANGEMENT |
| JP2777929B2 (en) * | 1990-07-04 | 1998-07-23 | 富士通株式会社 | Asynchronous signal extraction circuit |
| US5052025A (en) * | 1990-08-24 | 1991-09-24 | At&T Bell Laboratories | Synchronous digital signal to asynchronous digital signal desynchronizer |
-
1992
- 1992-02-14 FI FI920643A patent/FI90709C/en active
-
1993
- 1993-02-12 WO PCT/FI1993/000045 patent/WO1993016535A1/en active Application Filing
- 1993-02-12 AU AU35006/93A patent/AU3500693A/en not_active Abandoned
- 1993-02-12 GB GB9416172A patent/GB2279522B/en not_active Expired - Fee Related
- 1993-02-12 DE DE4390463T patent/DE4390463T1/en not_active Withdrawn
-
1994
- 1994-08-12 SE SE9402708A patent/SE518361C2/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE4390463T1 (en) | 1995-01-26 |
| SE9402708L (en) | 1994-08-12 |
| FI920643A (en) | 1993-08-15 |
| FI920643A0 (en) | 1992-02-14 |
| FI90709C (en) | 1994-03-10 |
| GB2279522B (en) | 1995-10-25 |
| SE9402708D0 (en) | 1994-08-12 |
| AU3500693A (en) | 1993-09-03 |
| FI90709B (en) | 1993-11-30 |
| GB9416172D0 (en) | 1994-10-05 |
| GB2279522A (en) | 1995-01-04 |
| WO1993016535A1 (en) | 1993-08-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0549125B1 (en) | Synchronous digital signal to asynchronous digital signal desynchronizer | |
| US5404380A (en) | Desynchronizer for adjusting the read data rate of payload data received over a digital communication network transmitting payload data within frames | |
| US5367545A (en) | Asynchronous signal extracting circuit | |
| US5604773A (en) | Desynchronizer and method for suppressing pointer jitter in a desynchronizer | |
| US5268936A (en) | Synchronous digital signal to asynchronous digital signal desynchronizer | |
| US4996698A (en) | Clock signal resynchronizing apparatus | |
| JP3092352B2 (en) | Apparatus and method for desynchronized SONET with DS-N signal | |
| US6415006B2 (en) | Reducing waiting time jitter | |
| US4718074A (en) | Dejitterizer method and apparatus | |
| US5457717A (en) | Apparatus and method for eliminating mapping jitter | |
| US5263057A (en) | Method of reducing waiting time jitter | |
| US5796796A (en) | Pointer adjustment jitter cancellation processor utilizing phase hopping and phase leaking techniques | |
| US5276688A (en) | Circuit arrangement for bit rate adjustment | |
| US6982995B2 (en) | Multi-channel SONET/SDH desynchronizer | |
| SE518361C2 (en) | Attenuation of pointer jitters in a desynchronizer | |
| US5499274A (en) | Fractional bit-leaking clock signal resynchronizer for a high-speed digital communications system | |
| US7440533B2 (en) | Modulated jitter attenuation filter | |
| US5548624A (en) | Destuff circuit for asynchronous digital signals | |
| US5581493A (en) | Device for filtering positive dejustification jitter of a digital bit stream and application thereof to filtering positive and positive-negative dejustification jitter of a digital bit stream | |
| EP0522797A2 (en) | Synchronous digital signal to asynchronous digital signal desynchronizer | |
| US6587533B1 (en) | Method for attenuating transients caused by aligning in a desynchronizer | |
| JP3140285B2 (en) | Data rate converter | |
| JP3102164B2 (en) | Destuff circuit | |
| JPH06326694A (en) | Data rate converter | |
| CA2316443A1 (en) | Jitter frequency shifting .delta.-.sigma. modulated signal synchronization mapper |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| NUG | Patent has lapsed |