FI90709C - Arrangement for damping pointer vibration in a desynchronizer - Google Patents
Arrangement for damping pointer vibration in a desynchronizer Download PDFInfo
- Publication number
- FI90709C FI90709C FI920643A FI920643A FI90709C FI 90709 C FI90709 C FI 90709C FI 920643 A FI920643 A FI 920643A FI 920643 A FI920643 A FI 920643A FI 90709 C FI90709 C FI 90709C
- Authority
- FI
- Finland
- Prior art keywords
- phase
- pointer
- arrangement according
- arrangement
- voltage
- Prior art date
Links
- 238000013016 damping Methods 0.000 title description 3
- 230000001360 synchronised effect Effects 0.000 claims description 8
- 230000005540 biological transmission Effects 0.000 claims description 6
- 230000008859 change Effects 0.000 claims description 6
- 238000009499 grossing Methods 0.000 claims description 5
- 230000000670 limiting effect Effects 0.000 claims description 5
- 230000003247 decreasing effect Effects 0.000 claims description 4
- 230000000630 rising effect Effects 0.000 claims description 3
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 8
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 8
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 6
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 6
- 235000008694 Humulus lupulus Nutrition 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- RGNPBRKPHBKNKX-UHFFFAOYSA-N hexaflumuron Chemical compound C1=C(Cl)C(OC(F)(F)C(F)F)=C(Cl)C=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F RGNPBRKPHBKNKX-UHFFFAOYSA-N 0.000 description 3
- 238000013507 mapping Methods 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 230000002238 attenuated effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000001914 filtration Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000010791 quenching Methods 0.000 description 1
- 230000000171 quenching effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000004513 sizing Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 230000036962 time dependent Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0478—Provisions for broadband connections
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
- H04J3/076—Bit and byte stuffing, e.g. SDH/PDH desynchronisers, bit-leaking
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J2203/00—Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
- H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
- H04J2203/0089—Multiplexing, e.g. coding, scrambling, SONET
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Time-Division Multiplex Systems (AREA)
Description
1 90709 jarjestely osoitinvarinan vaimentamiseksi desynkronisaat-torissa1 90709 An arrangement for attenuating a pointer arm in a desynchronizer
Keksinndn kohteena on jarjestely digitaalisen siir-5 tojarjestelman nopeustasausoperaatioiden aiheuttamien vaihehyppyjen vaimentamiseksi desynkronisaattorissa, joka kasittaa datapuskurivaiineen, datapuskurivaiineen kirjoi-tusosoitelaskurin, jota ohjataan kirjoituskellolla, datapuskurivaiineen lukuosoitelaskurin, jota ohjataan lukukel-10 lolla, seka vaihelukitun silmukan, jossa on vaihevertaili-javaiine, silmukkasuodinvaiine ja janniteohjattu oskil-laattorivaline mainitun lukukellon saatamiseksi luku- ja kirjoituskellojen vaihe-eron perusteella.The invention relates to an arrangement for damping the phase jumps caused by the speed equalization operations of a digital transmission system in a desynchronizer which encapsulates a data buffer, a data buffer, a read-only counter, a control address counter, a writer, a data buffer, and a data buffer. voltage controlled oscillator means for obtaining said read clock based on the phase difference of the read and write clocks.
CCITT:n suositukset G.707, G.708 ja G.709 maérit-15 televat synkronisen digitaalisen hierarkian SDH, joka mah-dollistaa esim. olemassa olevien PCM-jarjestelmien , kuten 2, 8, 34 ja 140 Mbit/s, signaalien multipleksoinnin synk-roniseen 155 Mbit/s kehykseen, jota kutsutaan STM-1 -ke-hykseksi (synchronous transfer module). STM-1 -kehyksen 20 rakennetta on havainnollistettu kuviossa 1. Kehys piirre-taan yleensa yksikkOna, joka kasittaa yhdeksan rivia, joista kullakin on 270 tavua. Ensimmaiset yhdeksan tavua kullakin rivilia sisaitavat siirto-otsikon (Section overhead) seka AU-osoitintavut. Loppuosa siirtokehyksesta STM-' 25 1 sisaitaa yhden tai useamman hallintoyksikiin AU (Admini stration unit). Esimerkkitapauksessa on ylimman tason AU-yksikkd AU-4, johon on sijoitettu vastaavasti ylimman tason virtuaalinen kontti (virtual container) VC-4, johon voidaan mapittaa suoraan esimerkiksi 139264 kbit/s plesi-30 okroninen informaatiosignaali. Vaihtoehtoisesti siirtoke-hys STM-1 voi sisaitaa useita alemman tason AU-yksik6ita, joista kuhunkin on sijoitettu vastaava alimman tason virtuaalinen kontti VC. Kuviossa 1 VC-4 puolestaan muodostuu 1-tavuisesta reittiotsikosta POH seka 240-tavun pituisesta 35 informaatiobittiryhmasta, josta kunkin alkuun on sijoitet- 2 9 O 7 G 9 tu erityinen ohjaustavu. Osaa nåista ohjaustavuista kSyte-taan nun. liit&ntåtasauksen suorittamiseen mapituksen yh-teydessa kun mapitettavan informaatiosignaalin nopeus poikkeaa jossain måårin nimellisarvostaan. Informaatiosig-5 naalin mapitusta siirtokehykseen STM-1 on kuvattu esimer-kiksi patenttihakemuksissa AU-B-34689/89 seka Fl-914746.CCITT Recommendations G.707, G.708 and G.709 maérit-15 provide a synchronous digital hierarchy SDH that allows, for example, the multiplexing of signals from existing PCM systems such as 2, 8, 34 and 140 Mbit / s. to a synchronous 155 Mbit / s frame called the STM-1 frame (Synchronous transfer module). The structure of the STM-1 frame 20 is illustrated in Figure 1. The frame is generally drawn as a unit comprising nine rows, each of 270 bytes. The first nine bytes in each line contain a Section overhead and AU pointer bytes. The remainder of the transmission frame STM- '25 1 contains one or more administrative units AU (Admini stration unit). In the example case, there is a top-level AU unit AU-4, in which a top-level virtual container VC-4 is placed, in which, for example, a 139264 kbit / s plesi-30 synchronous information signal can be mapped directly. Alternatively, the transfer frame STM-1 may contain a plurality of lower level AUs, each of which is housed with a corresponding lower level virtual container VC. In Fig. 1, the VC-4, in turn, consists of a 1-byte route header POH and a group of 35 information bits of 240 bytes, each of which is preceded by a special control byte. Some of these control bytes are kSyte-nun. to perform connection equalization in connection with mapping when the speed of the information signal to be mapped deviates from its nominal value somewhere. The mapping of the information signal to the transmission frame STM-1 is described, for example, in patent applications AU-B-34689/89 and F1-914746.
Jokaisella tavulla, joka on AU-4 -yksikOssa, on paikkanumero. Edeliamainittu AU-osoitin sisaitaa VC-4 -kontin ensimmaisen tavun paikan AU-4 -yksikOssa. Osoitti-10 mien avulla voidaan my6s suorittaa SDH-verkon eri pisteis-sa ns. positiivisia tai negatiivisia osoitintasauksia. Jos verkon solmuun, joka toimii tietylia kellotaajuudella, tuodaan ulkopuolelta VC, jonka kellotaajuus on askeista suurempi, on seurauksena datapuskurin tayttyminen. Nyt on 15 suoritettava ns. negatiivinen tasaus; Vastaanotetusta VC-kontista siirretaan yksi tavu otsikkotilan puolelle ja osoittimen arvoa pienennetaan vastaavasti yhdelia.Each byte in the AU-4 has a position number. The aforementioned AU pointer places the first byte of the VC-4 container in the AU-4 unit. Pointers can also be used to perform SD6 at different points in the network. positive or negative indicator balances. If a VC with a clock frequency higher than the steps is imported from a network node operating at a certain clock frequency, the data buffer will be filled. Now 15 so-called negative equalization; One byte from the received VC container is transferred to the header space side and the pointer value is decremented by one accordingly.
Jos taas vastaanotetulla VC:lia on solmun kel-lonopeuteen nahden pienempi nopeus, pyrkii datapuskuri 20 tyhjenemaan ja on suoritettava positiivinen tasaus, jossa VC-konttiin lisataan taytetavu ja osoittimen arvoa kasva-tetaan yhdelia.If, on the other hand, the received VC has a slower speed than the clock speed of the node, the data buffer 20 tends to empty and a positive equalization must be performed, in which a fill byte is added to the VC container and the pointer value is incremented.
Seka mapituksessa kaytettava bittitasaus (liitan-tatasaus) etta edeliamainittu osoitintasaus synnyttavat 25 vaihevarinaa, jonka desynkronisaattorin tulisi kyeta kom-pensoimaan SDH-verkosta poistuttaessa. Vaihevarinaa ja sen kompensointia on kuvattu esim. esitelmassa "Simulation results and field trial experience of justification jitter", Ralph Urbansky, 5th World Telecommunication Forum, 30 Geneva, 10-15 October 1991, International Telecommunication Union, Part 2, Vol III, s. 45-49.Both the bit equalization (link equalization) used in mapping and the aforementioned pointer equalization generate 25 phase variations which the desynchronizer should be able to compensate when leaving the SDH network. Phase variation and its compensation are described, for example, in "Simulation results and field trial experience of justification jitter", Ralph Urbansky, 5th World Telecommunication Forum, 30 Geneva, 10-15 October 1991, International Telecommunication Union, Part 2, Vol III, p. 45-49.
Tata vårten tunnetut desynkronisaattorit muodostu-vat datapuskurista, johon liittyy analoginen vaihelukittu silmukka, jolla datapuskurin lukukello vaihelukitaan kir-35 joituskelloon. Vaihelukitun silmukan vaikuttaessa allpaas- 3 90709 tdsuodattimen tavoin se poistaa vSrinaa lukuunottamatta sen matalataajuisimpia komponentteja. Esimerkiksi SDH:n osoitintasaus synnyttaa tyypillisesti paljon voimakkaampia varinåkomponentteja kuin bittitasaus, koska yksittaiset 5 vaihehypyt osoitintasauksessa ovat esim. 8 tai 24 kehysai-kavaiia UI ja koska osoitintasauksiin aiheuttamien vaihe-hyppyjen esiintymistaajuus saattaa edustaa hyvinkin pienta taajuutta, joka suodattuu huonosti desynkronisaattorin vaihelukitussa silmukassa. Osoitinvarinan riittava vaimen-10 nus suodattamalla vaatisi silmukan kaistaneleveyden mitoi-tusta erittain pieneksi (absoluuttinen arvo riippuu kysei-sen liitånnan nopeudesta). Kuviot 2 ja 3 esittavat kuinka kahden 24 UI:n osoitinhypyn aiheuttamat varinapiikit (mi-tattuna CCITT:n maarittaman mittaussuodattimen kautta de-15 synkronisaattorin ulostulosta) saadaan rajulla suodatuk-sella kutistumaan hyvaksyttavaile nn. 0,2 UI:n huippuarvo-tasolle, kun esimerksiki nopeudella 140Mbit/s vaihelukitun silmukan kaistaleveys on noin 2 Hz. Kuitenkin normaaleissa kayttdolosuhteissa ei osoitintasauksia tarvita ja vain 20 liitantbjen bittitasaukset ovat aktiivisia. Niinpa desyn-kronisaattorien vaihelukittujen silmukoiden mitoittaminen osoitinhyppyjen perusteella on kohtuutonta, koska bitti-tasauksen puolesta vaihelukitun silmukan kaistaleveys voi-si hyvinkin olla kymmenkertainen. TSllOin myOs silmukan 25 lukittuminen olisi luotettavampaa ja lukittumisaika olisi oleellisesti lyhyempi.The known desynchronizers for this purpose consist of a data buffer with an analog phase-locked loop, with which the read clock of the data buffer is phase-locked to the write clock. When the phase-locked loop acts like a downlink 3 90709 td filter, it removes vSrina with the exception of its lowest frequency components. For example, SDH pointer equalization typically generates much stronger variable components than bit equalization because the individual 5 phase hops in pointer equalization are e.g. Adequate attenuation of the pointer variation by filtering would require a very small dimensioning of the loop bandwidth (the absolute value depends on the speed of the connection in question). Figures 2 and 3 show how the variation peaks caused by two 24 UI pointer jumps (measured via a CCITT-defined measurement filter from the output of the de-15 synchronizer) can be caused by shrinking filtering to shrink the acceptable nn. To a peak value level of 0.2 UI, for example, at a speed of 140 Mbit / s, the bandwidth of a phase-locked loop is about 2 Hz. However, under normal operating conditions, pointer equalizations are not required and only 20-link bit compensations are active. Thus, sizing the phase-locked loops of desyn chroniclers based on pointer hops is unreasonable, because the bandwidth of the phase-locked loop could well be ten times higher for bit smoothing. The locking of the loop 25 would also be more reliable and the locking time would be substantially shorter.
Yksi tunnettu ratkaisu tahan ongelmaan on ns. v&-rinMnhajautus (Bit Leaking), jossa osoittimen aiheuttamat vaihehypyt poistetaan epSlineaarisella prosessilla (aika-30 tasossa), jossa sisSantulevia databittejS kasitellSSn erilliselia sarjapuskurilla siten, etta varsinaiselle desynkronisaattorin puskurille menevSn kirjoituskellon ja datan vaihetta siirretaan eteenpain (tai taaksepéin) jak-sollisesti ja taiia tavoin muunnetaan askelmainen vaihe-" 35 muutos pidemmaiia aikajaksolla tapahtuvaksi lineaariseksi 4 90709 vaihesiirroksi. TailOin osoitinhypyt kåsitellSSn erikseen bit leaking -puskurilla, jolloin varsinaisen desynkroni-saattorin vaihelukitun silmukan kaistanleveys voidaan mi-toittaa bittitasausten vaatimusten mukaisesti suuremmaksi.One known solution to any problem is the so-called Bit Leaking, in which the phase jumps caused by the pointer are removed by an nonlinear process (in the time-30 plane) in which the incoming data bits are processed by a separate serial buffer so that the write clock and data phase going to the actual desynchronizer buffer In this way, the stepwise phase change is converted to a linear phase shift of 4,90709 over a longer period of time.
5 Ongelmana on datan bittitasoinen ja sarjamuotoinen proses-sointi sekå suhteellisen monimutkainen logiikka. On lisåk-si huomattava, ettå yhden osoittimen kSsittely kerrallaan ei ole riittavaa, vaan logiikan olisi kyettava pahimmassa tapauksessa operoimaan kynunenilia paailekkaisilia erilai-10 sissa kuoletusvaiheessa olevilla osoitinhypyilia. Niinpa kyseisen tekniikan kayttoa nopeassa 140 Mbit/s:n desyn-kronisaattorissa ei pideta kaytannOllisena mm. tehonkulu-tuksen kasvun vuoksi.5 The problem is the bit-level and serial processing of the data as well as the relatively complex logic. In addition, it should be noted that processing one pointer at a time is not sufficient, and the logic should, in the worst case, be able to operate on pointer hops with different pointer steps in different quenching phases. Thus, the use of this technology in a high-speed 140 Mbit / s desynchronizer is not considered practical, e.g. due to an increase in power consumption.
KeksinnOn paamaardna on aikaansaada yksinkertainen 15 ja edullinen osoitinvarinan huippujen hajautusjarjestely, joka soveltuu myOs 140 Mbit/s ja suuremmille nopeuksille.The main object of the invention is to provide a simple and advantageous spreading arrangement of the peaks of the pointer stack, which is suitable for speeds of 140 Mbit / s and higher.
Tama saavutetaan keksinnOn mukaisella jarjestelyl-ia, jolle on tunnusomaista, etta jarjestely kasittaa vaii-neet vaihelukitun silmukan pakko-ohjaamiseksi kunkin osoi-20 tintasauksen esiintymishetkeen synkronoidusti rajoittamaan kyseisen osoitintasauksen desynkronisaattorin ulostulosig-naaliin aiheuttaman vaihevarinan maksimiamplitudia.This is achieved by the arrangement according to the invention, characterized in that the arrangement uses silences to forcibly control the phase-locked loop at the time of occurrence of each pointer equalization synchronously to limit that pointer equalization to the maximum output signal of the desynchronizer.
Keksinnttn perusajatuksena on suorittaa itse vaihe-lukitussa silmukassa sellainen osoitinhyppyyn ajoitettu 25 kompensointisaatO, joka rajoittaa kyseisen osoitintasauk sen aiheuttamaa akillista vaihevarinaamplitudia ja "ha-jauttaa" varinaa. KeksinnOn ensisijaisessa suoritusmuodos-sa kompensointisaatO suoritetaan summaamalla silmuk-kasuodattimen sisaantulosignaaliin tai silmukkaoskillaat-30 torin ohjausjannitteeseen jannitepulssi, jonka etureuna ajoitetaan osoitehypyn esiintymishetkeen. Kompensoiva jannitepulssi on edullisesti integroitu siten, etta silia on osoitinhypyn aiheuttaman jannitemuutoksen kanssa samanai-kainen mutta siihen nahden vastakkaiseen suuntaan muuttuva 35 etureuna sekå hitaasti, esimerkiksi eksponentiaalisesti i.The basic idea of the invention is to perform in the phase-locked loop itself a compensation jump timed to a pointer hop which limits the achilles phase variance amplitude and "scatter" variance caused by the pointer jitter. In a preferred embodiment of the invention, the compensation operation is performed by summing a voltage pulse on the input signal of the loop filter or on the control voltage of the loop oscillator, the leading edge of which is timed at the time of the address jump. The compensating voltage pulse is preferably integrated in such a way that the Silia is simultaneous with the voltage change caused by the pointer jump but changes in the opposite direction, as well as slowly, for example exponentially i.
5 90709 laskeutuva takareuna. Nouseva kompensointipulssin etureuna rajoittaa tehokkaasti akillista varinaamplitudia samalla kun pitka ekspotentiaalisesti laskeva takareuna "hajaut-taa" vaihehypyn aiheuttaman vaihevarinan pidenunaile ajan-5 jaksolle, esimerkiksi 1 sekunnin ajalle.5 90709 descending rear edge. The rising edge of the compensating pulse effectively limits the achilles variance amplitude while the long exponentially decreasing trailing edge "spreads" the phase variation caused by the phase jump for a period of time-5, e.g., 1 second.
KeksinnOn toisessa suoritusmuodossa vaihelukittu silmukka kasittaa vaiineet janniteohjatun oskillaattorin ohjausjannitteen amplitudin rajoittamiseksi ennaltamaara-tyksi ajaksi kunkin osoitinhypyn esiintymishetkesta alka-10 en. Tama tason rajoittaminen merkitsee suoraan myiis desyn-kronisaattorilta lahtevan osoitinvarinan maksimiamplitudln rajausta tiettyjen maksimiarvojen vaiiin.In another embodiment of the invention, the phase-locked loop applies steps to limit the amplitude of the control voltage of the voltage-controlled oscillator for a predetermined time from the time each pointer jump occurs. This level limitation means limiting the maximum amplitude of the pointer source directly from the mythical desynchronizer to certain maximum values.
KeksinnOn vieia eras suoritusmuodossa kasittaa vaiineet vaihelukitun silmukan avoimen silmukkavahvististuk-15 sen pienentamiseksi ennaltamaaratyksi ajaksi kunkin osoit-timen esiintymishetkesta alkaen. Tama vahvistuksen pienen-taminen merkitsee suljetun silmukan kaistanleveyden ra-joittamista hetkellisesti niin pieneksi, etta se kykenee riittavasti suodattamaan osoitinhypyn aiheuttamaa vaiheva- 20 rinaa.In another embodiment of the invention, the silencers are applied to reduce the open loop gain of the phase locked loop for a predetermined time from the time each pointer occurs. This reduction in gain means momentarily limiting the bandwidth of the closed loop to such an extent that it is able to sufficiently filter the phase variance caused by the pointer hop.
KeksinnGn vieia eraan ajatuksen mukaisesti jarjes-tely suorittaa myOs bittitasauksen aiheuttamien vaihehyp-pyjen kompensoinnin. KeksinnOn eraassa suoritusmuodossa tama toteutetaan summaamalla vaihelukittuun silmukkaan ku-25 hunkin bittitasaukseen ajoitettu, osoitintasauksessa kay- tettya kompensointipulssia lyhyempi, mutta muuten vastaa-vanlainen kompensointipulssi.According to one idea of the invention, the arrangement performs the compensation of phase hops caused by myOs bit smoothing. In one embodiment of the invention, this is accomplished by summing in a phase-locked loop a compensation pulse timed to each bit equalization, shorter but otherwise similar to the compensation pulse used in pointer equalization.
Keksintoa havainnollistetaan seuraavassa yksityis-kohtaisemmin suoritusesimerkkien avulla viitaten oheisiin 30 piirroksiin, joissa kuvio 1 havainnollistaa SDH-siirtokehysta STM-1, kuviot 2 ja 3 havainnollistavat tunnetun desynkro-nisaattorin sisaMntulossa esiintyvaa vaihehyppya ja vas-taavasti ulostulossa esiintyvaa vaihevarinaa, kun vaihe-35 lukitun silmukan kaistanleveys on noin 2 Hz, 6 9 O 7 G 9 kuvio 4 esittaa eraan keksinnOn mukaisen desynkro-nisaattorin kytkentakaavion, kuviot 5 ja 6 ovat signaalikaavioita, jotka vastaa-vasti esittavåt vaihehyppya kuvion 4 desynkronisaattorin 5 sisSåntulossa ja sita vastaavaa vaihevarinaa desynkronisaattorin ulostulossa, ja kuvio 7 on kytkentakaavio, joka havainnollistaa kahta vaihtoehtoista tapaa toteuttaa vaihelukitun silraukan kompensointikytkenta.The invention will now be illustrated in more detail by means of exemplary embodiments with reference to the accompanying drawings, in which Figure 1 illustrates the SDH transmission frame STM-1, the bandwidth is about 2 Hz, Fig. 4 shows a circuit diagram of a desynchronizer according to the invention, Figs. 7 is a circuit diagram illustrating two alternative ways of implementing a phase-locked circuit breaker compensation circuit.
10 Keksintoa selostetaan seuraavassa CCITT:n suosituk- sissa G.707, G.708 ja G.709 maaritellyn synkronisen digi-taalisen hiedarkian SDH mukaisien signaalien yhteydessa, mutta sita voidaan soveltaa myOs muille samantapaisille, tasaustekniikkaa kayttåville synkronisille digitaalisille 15 signaaleille, sellaisille kuten synkronin optinen verkko SONET.The invention is described below in connection with signals according to the synchronous digital hierarchy SDH defined in CCITT Recommendations G.707, G.708 and G.709, but can also be applied to other similar synchronous digital signals using equalization technology, such as optical network SONET.
SDH-jarjestelman kehysrakennetta STM-1, kehyksen muodostamista seka osoitin- ja bittitasauksia on kuvattu edelia kuvion 1 yhteydessa. Lisaksi niiden osalta viita-20 taan yliamainittuihin CCITT:n suosituksiin, edelia mainit-tuun Urbanskyn artikkeliin seka patenttihakemuksiin FI-914746 ja AU-B-34639/89. SONET-jarjestelmaa on kuvattu mm. artikkelissa "To know your Sonet, know yuor VTs", Stephen Fleming, TE&M, June 15, 1989, p. 62-75.The frame structure STM-1 of the SDH system, the formation of the frame, and pointer and bit equalizations have been described above in connection with Fig. 1. In addition, reference is made to the reference to the above-mentioned CCITT recommendations, to the aforementioned Urbansky article and to patent applications FI-914746 and AU-B-34639/89. The SONET system has been described e.g. in the article "To know your Sonet, know yuor VTs", Stephen Fleming, TE&M, June 15, 1989, pp. 62-75.
; 25 Kuviossa 4 on esitetty eras keksinnOn mukainen de- synkronisaattori. Digitaalinen sarjamuotoinen synkroninen signaali, esimerkiksi SDH-signaali, joka muodostuu STM-1 -kehyksista, vastaanotetaan puskurimuistin 1 sisaantuloon, josta se kirjoitetaan tavuittain kirjoitusosoitelaskurin 2 : 30 generoimien osoitteiden mukaisesti puskurimuistiin 1 ja edelleen tavu kerrallaan lukuosoitelaskurin 3 generoimien lukuosoitteiden mukaisesti ulos puskurista 1, niin etta muodostuu desynkronisaattorin digitaalinen sarjamuotoinen ulostulosignaali DATAOUT. jolla on haluttu siirtonopeus, : 35 esim. 140 Mbit/s. Kirjoitusosoitelaskuri 2 generoi kirjoi- I: i 7 90709 tusosoitteita kirjoituskellon CLK1 måaraamassa tahdissa. Lukuosoitelaskuri 3 generoi vastaavasti lukuosoitteita lukukellon CLK2 maaraamassa tahdissa. Lukukello CLK2 vai-helukitaan kirjoituskelloon CLK1 vaihelukitulla silmukal-5 la, joka kasittaa vaiheilmaisimen, silmukkasuodattimen seka janniteohjatun oskillaattorin. Vaiheilmaisimelle 4 sydtetaan laskureilta 2 ja 3 kirjoitus- ja lukukelloihin verrannolliset signaalit CLK1/N ja CLK2/N, missa N on ja-koluku, jonka suuruus on mitoitettu puskurin pituuden ja 10 vaiheilmaisimen aktiivialueen mukaan. Vaiheilmaisin 4 muo-dostaa signaalien CLK1/N ja CLK2/N vaihe-eron verrannolli-sen jånnitesignaalin VI, joka sydtetaan vastuksen R3 kaut-ta operaatiovahvistimelle Al. Operaatiovahvistin Al oheis-komponentteineen R3, R5, R6, R7, C3 ja C4 muodostaa sil-15 mukkasuodattimen, joka antaa vaihelukitulle silmukalle tarpeeksi silmukkavahvistusta sopivaa kaistanleveytta ta-voiteltaessa. Operaatiovahvistin Al muodostaa janniteohjatun oskillaattorin 5 ohjaussisaantuloon sydtettavan oh-jausjannitteen V3/ joka maaraa oskillaattorin 5 generoiman 20 lukukellon CLK2 taajuuden. Vaihelukittu silmukka pyrkii saatamaan lukukellon CLK2 taajuutta siten, etta kellojen CLK1 ja CLK2 vaiilia on tarpeeksi pieni vaihe-ero. Taman-tyyppinen desynkronisaattorikytkentS seka sen erilaiset variaatiot ovat alan ammattimiesten hyvin tuntemia.; Figure 4 shows a desynchronizer according to the invention. A digital serial synchronous signal, for example an SDH signal consisting of STM-1 frames, is received at the input of the buffer memory 1, from where it is written by byte according to the addresses generated by the write address counter 2:30 to the buffer memory 1 and further byte by the address address counter that the digital serial output signal DATAOUT of the desynchronizer is generated. with the desired transfer rate,: 35 e.g. 140 Mbit / s. The write address counter 2 generates write addresses 790709 at the rate determined by the write clock CLK1. Correspondingly, the read address counter 3 generates read addresses at the rate determined by the read clock CLK2. The read clock CLK2 is phase-locked to the write clock CLK1 with a phase-locked loop-5a, which encapsulates a phase detector, a loop filter and a voltage-controlled oscillator. For the phase detector 4, signals CLK1 / N and CLK2 / N proportional to the read and write clocks are input from the counters 2 and 3, where N is an and-number, the magnitude of which is dimensioned according to the length of the buffer and the active range of the phase detector. The phase detector 4 generates a phase voltage signal VI proportional to the phase difference of the signals CLK1 / N and CLK2 / N, which is input to the operational amplifier A1 via a resistor R3. The operational amplifier A1 with its peripheral components R3, R5, R6, R7, C3 and C4 forms a loop filter which gives the phase locked loop enough loop gain when aiming for a suitable bandwidth. The operational amplifier A1 generates a controllable control voltage V3 / at the control input of the voltage-controlled oscillator 5, which determines the frequency of the read clock CLK2 generated by the oscillator 5. The phase-locked loop tends to obtain the frequency of the reading clock CLK2 so that the phases of the clocks CLK1 and CLK2 have a sufficiently small phase difference. This type of desynchronizer coupling and its various variations are well known to those skilled in the art.
25 Kuviossa 4 esitetyn desynkronisaattorin vaihelukit tu silmukka ei kuitenkaan sellaisenaan kykenee vaimenta-maan riittavasti sisaantulevassa digitaalisessa signaalis-sa DATA IN esiintyvien osoitintasauksien aiheuttamia vai-hehyppyja, joita tassa yhteydessa kutsutaan osointinhy-30 pyiksi. Kuten kuvioiden 2 ja 3 yhteydessa aikaisemmin to-dettiin, vaihelukitun silmukan kaistanleveyden rajoittami-sella saadaan osoitinvarina desynkronisaattorin ulostulos-sa tyydyttavasti vaimennetuksi, mutta samalla menetetaan vaihelukitun silmukan nopeutta ja varmuutta.However, the phase-locked loop of the desynchronizer shown in Fig. 4 is not as such able to sufficiently attenuate the phase jumps caused by the pointer gaps occurring in the incoming digital signal DATA IN, which are referred to here as the pointing hops. As previously noted in connection with Figures 2 and 3, limiting the bandwidth of the phase-locked loop can be satisfactorily attenuated as an indicator bar at the output of the desynchronizer, but at the same time the speed and reliability of the phase-locked loop are lost.
35 Tata vårten desynkronisaattori kasittaa keksinndn 8 90709 mukaisen vaimennuskytkennSn, jolla vaihelukittua silmukkaa pakko-ohjataan kunkin osoitintasauksen esiintymishetkeen synkronoidusti rajoittamaan kyseisen osoitintasauksen de-synkronisaattorin ulostulosignaaliin aiheuttaman vaiheva-5 rinan maksimiamplitudia. Desynkronisaattorin digitaalinen osa tuottaa sisaiseen kayttOOnsa osoitinhyppyjen esiinty-mishetket ja suunnat kertovia signaaleja, joita voidaan kayttaa hyvaksi myds keksinndn mukaisen kompensointikyt-kennan ohjauksessa.The desynchronizer of the present values uses a damping circuit according to the invention 8 90709 to forcibly control the phase-locked loop synchronously at the time of occurrence of each pointer equalization to limit the maximum phase amplitude caused by the de-synchronization of that pointer equalization to the output signal. The digital part of the desynchronizer generates for its internal use signals indicating the occurrence and direction of pointer jumps, which can be utilized in the control of the compensation circuit according to the invention.
10 Kuviossa 4 on esitetty keksinnOn ensisijainen suo- ritusmuoto, jossa desynkronisaattorin CMOS-logiikka gene-roi kolmitilaisen kompensointipulssijannitteen V4, jossa pulssien etureunojen esiintymishetket vastaavat osoitinhyppyjen esiintymishetkea. KeksinnOn ensisijaisessa suori-15 tusmuodossa jannitteen V4 positiivinen pulssi vastaa posi-tiivista osoitintasausta ja negatiivinen pulssi vastaa ne-gatiivista osoitintasausta. Pulssijannite V4 integroidaan AC-kytketylia integraattorilla, jonka muodostavat operaa-tiovahvistin A2 oheiskomponentteineen RI, R2, Cl ja C2. 20 Integraattori A2 integroi ja invertoi jånnitteen V4 jokai-sen pulssin muodostaen eksponentiaalisen pulssin, jolla on osoitinhypyn esiintymishetkeen ajoitettu mutta vastakkais-suuntainen nopeasti nouseva etureuna sekå hitaasti ekspo-nentiaalisesti laskeva takareuna. Integraattorin ulostulo-25 jMnnite V2 summataan vastuksen R4 kautta jånnitteeseen Vx alipSast5suodattimen Al sisaantulossa.Figure 4 shows a preferred embodiment of the invention in which the CMOS logic of the desynchronizer generates a three-state compensation pulse voltage V4, in which the times of occurrence of the leading edges of the pulses correspond to the time of occurrence of pointer jumps. In a preferred embodiment of the invention, the positive pulse of voltage V4 corresponds to a positive pointer equalization and the negative pulse corresponds to a negative pointer equalization. The pulse voltage V4 is integrated AC-connected with an integrator formed by the operational amplifier A2 with its peripheral components R1, R2, C1 and C2. The integrator A2 integrates and inverts each pulse of the voltage V4 to form an exponential pulse having a timed but opposite rapidly rising leading edge and a slowly exponentially decreasing trailing edge at the time the pointer jump occurs. The output V2 of the integrator 25 is summed via a resistor R4 to the voltage Vx at the input of the alipSast5 filter A1.
Kuvion 4 tapauksessa jånnite V2 voidaan vieda myds johonkin muuhun vaihelukitun silmukan pisteeseen, esimer-kiksi VC0:n ohjausjånnitteeseen V3, kuten katkoviivalla 6 30 on havainnollistettu. TSlldin tietenkin kompensointi on tehtSvH niin, ettå sillå rajoitetaan tiettynS aikana jannitteen V3 muutosnopeutta. Toisin sanoen pulssin V2 muoto on sovitettava kussakin summauspisteessS esiintyvaa kom-pensoitavaa Al:n lShtOjannitettå vastaavaksi.In the case of Figure 4, the voltage V2 can be applied to another point of the phase-locked loop, for example to the control voltage V3 of VCO, as illustrated by the dashed line 60. Of course, the compensation of TSlld is done in such a way that it limits the rate of change of the voltage V3 during a certain time. That is, the shape of the pulse V2 must be matched to the compensable voltage of A1 at each summation point.
35 Kuvioiden 5 ja 6 ajoituskaaviot havainnollistavat i .35 The timing diagrams of Figures 5 and 6 illustrate i.
9 9 C 7 O 9 keksinnttn mukaisen varinakompensoinnin vaikutusta kuvion 4 desynkronisaattorissa. Kuvio 5 esittaa vaihevarinaa si-saantulosignaalissa DATA IN, jossa tapahtuu positiivisen osoitetasauksen aiheuttama 24 aikavaiin (UI) suuruinen 5 vaihehyppy ajanhetkelia T = 50 ms. Tama aiheuttaa kel-losignaalien CLK1 ja CLK2 vaiille vaihe-eroa ja vastaavan muutoksen jannitteessa V2. Sama osoitinhyppy aiheuttaa lisaksi samanaikaisen positiivisen pulssin jannitteeseen V4, joka integroidaan ja summataan jannitteen Vj muutokseen 10 nahden vastakkaissuuntaisena jannitepulssina V2 suodatti-miin Al sisaantuloon, jolloin se rajoittaa kyseisen osoi-tintasauksen aiheuttamaa oskillaattorivaiineen 5 ohjaus-jannitteen V3 muutoksen maksimiamplitudia ja sita kautta varinaamplitudia desynkronisaattorin ulostulosignaalissa 15 mitattuna CCITT:n maarittaman mittaussuodattimen kautta, kuten simuloidussa kuviossa 6 on havainnollistettu. Ku-viossa 6 ulostulon vaihevarinan maksimiamplitudi osoitin-hypyn esiintymishetkelia on selvasti pienempi kuin esimer-kiksi kuvion 3 tapauksessa. Lisaksi kompensointipulssin V2 20 pitka eksponentiaalisesti laskeva takareuna "venyttaa" vaihevarinan pitkaile ajanjaksolie. Ajanhetkelia T = 400 ms kuviossa 5 esiintyy negatiivisen osoitintasauksen aiheuttama vastakkaissuuntainen vaihehyppy, joka aiheuttaa kuvion 4 kytkennassa edelia kuvatut jannitteet, mutta vas-25 takkaissuuntaisena. MyOs kuviossa 6 tama toinen osoitinhyppy esiintyy vastakkaissuuntaisena vaihevarinana. Kuvi-oiden 4-6 esimerkissa desynkronisaattorin nopeus on 140 Mbit/s, vaihelukon kaistanleveys on noin 10 Hz ja jannitteen V4 pulssipituus on 250 mikrosekuntia. Tama vastaa kah-30 ta kehyspituutta ja on puolet pienemmasta mahdollisesta osoittimien vaiista (4 siirtokehysta STM-1), Integraattori A2 on tehty AC-kytkentaiseksi sarjakondensaattorilla C2, jotta jatkuva runsaasti perakkaisia osoittimia sisaltava tilanne (jokin SDH-verkon elementti turvautuu omaan vara-35 kelloon ja tuottaa kymmenia osoitintasauksia sekunnissa) 10 90709 ei pååsisi rasittamaan kohtuuttomasti datapuskurin 1 dy-naamista aluetta. AC-kytkennån aikavakio lyhentåå myos hiukan kokonaisaikavakiota.The effect of the color compensation according to the invention in the desynchronizer of Fig. 4. Figure 5 shows the phase variation in the input signal DATA IN, in which a phase jump of 24 time frames (UI) caused by positive address equalization occurs at times T = 50 ms. This causes a phase difference in the signals of the clock signals CLK1 and CLK2 and a corresponding change in the voltage V2. The same pointer hop additionally causes a simultaneous positive pulse to voltage V4, which is integrated and summed as a change in voltage Vj 10 opposite the voltage pulse V2 to the inputs of the filter A1, limiting the 15 measured through a measurement filter defined by CCITT, as illustrated in the simulated Figure 6. In Fig. 6, the maximum amplitude of the output phase variance at the time of occurrence of the pointer hop is clearly smaller than, for example, in the case of Fig. 3. In addition, the long exponentially decreasing trailing edge of the compensating pulse V2 20 "stretches" the phase variation of the delay period. At time T = 400 ms in Fig. 5, a reverse phase jump caused by a negative pointer equalization occurs, which causes the voltages described above in the connection of Fig. 4, but in the opposite direction. In MyOs in Figure 6, this second pointer jump occurs in the opposite phase variation. In the example of Figures 4-6, the speed of the desynchronizer is 140 Mbit / s, the bandwidth of the phase lock is about 10 Hz, and the pulse length of the voltage V4 is 250 microseconds. This corresponds to two frame lengths and is half the possible pointer silence of the pointers (4 transmission frames STM-1). clock and produces dozens of pointer equalizations per second) 10 90709 would not be able to unduly strain the dynamic range of data buffer 1. The time constant of the AC connection also shortens the total time constant slightly.
Bittitasauksen tasaustaajuus voi olla pahinta 5 mahdollista vaihelukitun silmukan låpåisevåå vårinåtaa-juutta, mutta koska bittitasauksen vaihehypyt ovat vain yhden aikavalin mittaisia, niistå aiheutuva pieni vaihevå-rinå on ollut osoitinvårinån rinnalla merkitykseton. Kek-sinnon mukaisessa kompensointikytkennåsså osoitinvårinå on 10 vaimennettu, jolloin bittitasauksen vårinåkin voi tulla ongelmalliseksi. Kuvion 4 kytkentaa voidaan kåyttaa myos bittitasauksen aiheuttaman vårinån kompensointiin. Tålloin CMOS-logiikalta tulisi osoitinhyppyja vastaavien osoitin-kompensointipulssien lisåksi myos bittitasauksiin ajoitet-15 tuja bittikompensoitipulsseja, joiden pituudet olisivat tasmålleen 1/8 tai 1/24 osoitinkompensoitipulsseista (8-tai 24-bitin osoitintasaus.The equalization frequency of the bit smoothing may be the worst possible 5-phase-locked loop-through equalization frequency, but since the phase jumps of the bit-equalization are only one time interval long, the small phase jitter caused by them has been insignificant alongside the pointer color. In the compensation circuit according to the invention, the pointer color 10 is attenuated, in which case the color of the bit equalization can also become problematic. The switch of Figure 4 can also be used to compensate for color-induced distortion. In this case, in addition to the pointer compensation pulses corresponding to the pointer jumps, the CMOS logic would also receive bit compensation pulses scheduled for bit equalization, the lengths of which would be exactly 1/8 or 1/24 of the pointer compensation pulses (8-bit or 24-bit pointer equalization).
Kuviossa 7 on esitetty keksinnon toinen suoritus-muoto, jossa vaihelukittu silmukka sisåltåå vahvistimen 20 Al ja jånniteohjatun oskillaattorin 5 ohjaussisååntulon våliin sijoitetun tasolukon, joka jånnitteen V4 ohjaamana rajoittaa ohjausjånnitteen V3 ennalta mååråttyjen raja-ar-vojen våliin ennalta mååråtyksi ajaksi kunkin osoitinhypyn esiintymishetkestå alkaen.Fig. 7 shows another embodiment of the invention, in which the phase-locked loop comprises a level lock placed between the control input of the amplifier 20A and the voltage-controlled oscillator 5, which, under the control of the voltage V4,
25 Vaihtoehtoisesti voidaan vaihelukitun silmukan avointa silmukkavahvistusta pienennetåån ennalta mååråtyksi ajaksi kunkin osoitinhypyn esiintymishetkestå alkaen. Tålloin kuviossa 7 voi lohko 7 olla vahvistin tai vaimen-nin, jonka vahvistusta såådetåån osoitinhyppyyn ajoitetul-.30 la tavalla jånnitteellå V4.Alternatively, the open-loop gain of the phase-locked loop may be reduced for a predetermined time from the time each pointer jump occurs. In this case, in Fig. 7, the block 7 may be an amplifier or attenuator, the amplification of which is adjusted to the pointer hop in a time-dependent manner with a voltage V4.
Kahden viimeksi mainitun suoritusmuodon huonona puolena on, ettå ne håiritsevåt bittitasausvårinån pois-toa sitå enemmån, mitå enemmån osoitinhyppyjå esiintyy. Tåmån vuoksi piirin 7 toiminta olisi ilmeisesti estettå-35 vå tiheiden osoitinsekvenssien ajaksi. Tåtå ongelmaa ei 11 90709 ole kuitenkaan kuvion 4 mukaisessa kompensointi kytken-nåssa, joka sallii vaihelukon kokoaikaisen normaalitoi-minnan.The disadvantage of the latter two embodiments is that they interfere with the removal of the bit smoothing color the more there are pointer jumps. Therefore, the operation of circuit 7 would obviously be inhibited for a period of dense pointer sequences. However, this problem is not present in the compensation circuit of Figure 4, which allows full-time normal operation of the phase lock.
Kuviot ja nilhin liittyva selitys on tarkoitettu 5 vain havainnollistamaan esillå olevaa keksintoa. Yksityis-kohdiltaan keksinnOn mukainen jarjestely voi vaihdella oheisten patenttivaatimusten puitteissa.The figures and the related description are intended only to illustrate the present invention. The details of the arrangement according to the invention may vary within the scope of the appended claims.
Claims (11)
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FI920643A FI90709C (en) | 1992-02-14 | 1992-02-14 | Arrangement for damping pointer vibration in a desynchronizer |
| PCT/FI1993/000045 WO1993016535A1 (en) | 1992-02-14 | 1993-02-12 | Pointer jitter suppression in a desynchronizer |
| AU35006/93A AU3500693A (en) | 1992-02-14 | 1993-02-12 | Pointer jitter suppression in a desynchronizer |
| GB9416172A GB2279522B (en) | 1992-02-14 | 1993-02-12 | Pointer jitter suppression in a desynchronizer |
| DE4390463T DE4390463T1 (en) | 1992-02-14 | 1993-02-12 | Suppression of pointer jitter in a desynchronizer |
| SE9402708A SE518361C2 (en) | 1992-02-14 | 1994-08-12 | Attenuation of pointer jitters in a desynchronizer |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FI920643 | 1992-02-14 | ||
| FI920643A FI90709C (en) | 1992-02-14 | 1992-02-14 | Arrangement for damping pointer vibration in a desynchronizer |
Publications (4)
| Publication Number | Publication Date |
|---|---|
| FI920643A0 FI920643A0 (en) | 1992-02-14 |
| FI920643A FI920643A (en) | 1993-08-15 |
| FI90709B FI90709B (en) | 1993-11-30 |
| FI90709C true FI90709C (en) | 1994-03-10 |
Family
ID=8534632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FI920643A FI90709C (en) | 1992-02-14 | 1992-02-14 | Arrangement for damping pointer vibration in a desynchronizer |
Country Status (6)
| Country | Link |
|---|---|
| AU (1) | AU3500693A (en) |
| DE (1) | DE4390463T1 (en) |
| FI (1) | FI90709C (en) |
| GB (1) | GB2279522B (en) |
| SE (1) | SE518361C2 (en) |
| WO (1) | WO1993016535A1 (en) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5457717A (en) * | 1993-11-29 | 1995-10-10 | Dsc Communications Corporation | Apparatus and method for eliminating mapping jitter |
| ES2102938B1 (en) * | 1994-03-28 | 1998-04-16 | Alcatel Standard Electrica | PHASE FLUCTUATION REDUCTION SYSTEM IN DIGITAL DEMULTIPLEXERS. |
| US6064706A (en) * | 1996-05-01 | 2000-05-16 | Alcatel Usa, Inc. | Apparatus and method of desynchronizing synchronously mapped asynchronous data |
| SE509186C2 (en) | 1996-06-25 | 1998-12-14 | Ericsson Telefon Ab L M | Device and method for processing redundancy signals and a telecommunication system comprising the same |
| FI965072A (en) | 1996-12-17 | 1998-08-13 | Nokia Telecommunications Oy | Method for damping transients caused by smoothing events in a desynchronizer |
| DE19653470C2 (en) * | 1996-12-20 | 1998-10-08 | Siemens Ag | Method and arrangement for clock recovery from a digital signal |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4996698A (en) * | 1989-10-23 | 1991-02-26 | Rockwell International Corporation | Clock signal resynchronizing apparatus |
| DE3942885A1 (en) * | 1989-12-23 | 1991-06-27 | Philips Patentverwaltung | BITRATE ADJUSTMENT CIRCUIT |
| JPH05504240A (en) * | 1990-02-16 | 1993-07-01 | シーメンス アクチエンゲゼルシヤフト | Clock recovery method and device |
| DE69132247T2 (en) * | 1990-03-14 | 2000-12-21 | Alcatel Sa | Phase locked loop arrangement |
| JP2777929B2 (en) * | 1990-07-04 | 1998-07-23 | 富士通株式会社 | Asynchronous signal extraction circuit |
| US5052025A (en) * | 1990-08-24 | 1991-09-24 | At&T Bell Laboratories | Synchronous digital signal to asynchronous digital signal desynchronizer |
-
1992
- 1992-02-14 FI FI920643A patent/FI90709C/en active
-
1993
- 1993-02-12 GB GB9416172A patent/GB2279522B/en not_active Expired - Fee Related
- 1993-02-12 AU AU35006/93A patent/AU3500693A/en not_active Abandoned
- 1993-02-12 WO PCT/FI1993/000045 patent/WO1993016535A1/en active Application Filing
- 1993-02-12 DE DE4390463T patent/DE4390463T1/en not_active Withdrawn
-
1994
- 1994-08-12 SE SE9402708A patent/SE518361C2/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| SE9402708D0 (en) | 1994-08-12 |
| FI90709B (en) | 1993-11-30 |
| AU3500693A (en) | 1993-09-03 |
| GB2279522B (en) | 1995-10-25 |
| GB9416172D0 (en) | 1994-10-05 |
| FI920643A (en) | 1993-08-15 |
| SE518361C2 (en) | 2002-10-01 |
| WO1993016535A1 (en) | 1993-08-19 |
| DE4390463T1 (en) | 1995-01-26 |
| GB2279522A (en) | 1995-01-04 |
| SE9402708L (en) | 1994-08-12 |
| FI920643A0 (en) | 1992-02-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| FI95636B (en) | Desynchronizer and method for attenuating pointer vibration in a desynchronizer | |
| US5404380A (en) | Desynchronizer for adjusting the read data rate of payload data received over a digital communication network transmitting payload data within frames | |
| US5457717A (en) | Apparatus and method for eliminating mapping jitter | |
| US5263057A (en) | Method of reducing waiting time jitter | |
| US5200982A (en) | In-line piece-wise linear desynchronizer | |
| JPH0779210A (en) | Transmission system | |
| EP1400079B1 (en) | Method and apparatus for desynchronizing a ds-3 signal and/or an e3 signal from the data portion of an sts/stm payload | |
| US6882662B2 (en) | Pointer adjustment wander and jitter reduction apparatus for a desynchronizer | |
| US20070019772A1 (en) | Timeshared jitter attenuator in multi-channel mapping applications | |
| US5777998A (en) | Method and circuit arrangement for the realization of the higher path adaptation/mapping function in synchronous digital hierarchy/optical network equipment | |
| FI90709C (en) | Arrangement for damping pointer vibration in a desynchronizer | |
| WO2001045309A2 (en) | Phase/frequency detector for dejitter applications | |
| CA2520906C (en) | Method and apparatus for frame alignment | |
| US5768328A (en) | Method and a receiver circuit for desynchronization in a digital transmission system | |
| US5499274A (en) | Fractional bit-leaking clock signal resynchronizer for a high-speed digital communications system | |
| US7440533B2 (en) | Modulated jitter attenuation filter | |
| US6587533B1 (en) | Method for attenuating transients caused by aligning in a desynchronizer | |
| EP0492549B1 (en) | Method for the reduction of phase noise introduced by the SDH network (synchronous digital hierarchy network) by pointer justification and integrated circuits for the implementation of the method | |
| KR0143007B1 (en) | Full electronic telephone exchange | |
| JP2867943B2 (en) | Delay variation absorption method for SDH transmission system | |
| JP3949595B2 (en) | Jitter suppression circuit | |
| JPH0685778A (en) | Jitter suppression system in smoothing circuit | |
| Antry et al. | Minimization of the accumulated phase change at the input of SDH/SONET desynchronizers | |
| KR20010113421A (en) | Improved pointer adjustment synchronization system | |
| KR20040057018A (en) | Synchronization system for synchronous multiplexer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| HC | Name/ company changed in application |
Owner name: NOKIA TELECOMMUNICATIONS OY |
|
| BB | Publication of examined application |