SE447770B - Elastisk minnesanordning, som kan astadkomma kontinuerlig variabel fordrojning - Google Patents

Description

Jl 10 15 20 25 u) kf! Ä0 n 447 Ivo 2 Buffertar med fast kapacitet och med oberoende läs/skriv- -cykler har använts i datatransmissionsnät för att kompensera för variationer i fortplantningsfördröjningen. Dylika buffertar, som i det följande kallas kommutator-minnen, är beskrivna i avsnitt 26.2 i "Transmission Systems for Communications", utgiven av Bell Telephone Laboratories, reviderade fjärde utgåvan, december 1971, sid. 616, 617. kontinuerligt variabel fördröjning, men deras tillämpning blir Kommutator-minnen kan visserligen åstadkomma ganska dyrbar om man behöver mer än några få bitars mínneskapa- citet.

Minnen med variabel kapacitet, exempelvis skiftregister med variabel längd, kan på ett ekonomiskt sätt lagra ett stort antal databitar. Fördröjningen i sådana minnen kan ändras genom att man ändrar det antal minnesceller som används för datalagring.

Men eftersom varje cell ger en fast fördröjning, kan ett skift- registerminne endast åstadkomma stegvisa fördröjningsändríngar, vilka endast approximerar den faktiskt erforderliga fördröjning- en. Dylik approximering kan medföra fel i signalbehandlingen.

Det finns sålunda behov av ett stor kapacitet uppvisande minne vars fördröjning är kontinuerligt variabel.

I enlighet med en utföringsform av uppfinningen anordnar man ett kommutator-minne och ett skiftregister med variabel längd i serie för att via återkopplingsstyrning åstadkomma kontinuerligt variabel fördröjning och stor lagringskapacitet. Inkommande databitar skrivs först in i eller lagras i kommutator-minnet. En förutbestämd tidrymd därefter utläses de lagrade bitarna och lagras i ett skiftregister med variabel längd. Databitar från skiftregistret läses ut i mottagar-klockans takt. Skiftregist- rets längd och därmed fördröjningen genom detsamma styrs av en räknare. Fasrelationen mellan skriv- och läscyklerna i kommuta- tor-minnet övervakas medelst logikkretsar till förebyggande av spill. Om denna fasrelation har ökat med ett på förhand valt belopp, ökas dels utläsningstakten från kommutator-minnet och dels skiftregistrets längd. Om fasrelationen å andra sidan har minskat med ett på förhand valt belopp, minskas dels utläsnings- takten från kommutator-minnet och dels skiftregistrets längd.

En fördel med uppfinningen är att ovan beskrivna konfigura- tion och regleringar lätt kan tillämpas vid applikationer som kräver mycket olika storlek på lagringskapaciteten.

.En ytterligare fördel hos uppfinningen är att man kan använ-- .n 10 20 25 BO 35 HO 3 447 770 da ramförskjutning för att förhindra ramsynkroniseringsförlust när skiftregistret närmar sig spill åt endera hållet.

Ytterligare en fördel med uppfinningen är användningen av en direktaocessminnesenhet (RAM) såsom skiftregistret med variabel längd för erhållande av ekonomiskt högkapaoitet-minne och kompakt mekanisk uppbyggnad.

Uppfinningen skall i det följande närmare beskrivas i an- slutning till pà bifogade ritning med fig. 1 - 5 visade utfö- ringsexempel. Fia. 1 är ett princip-blockschema över en föredra- gen utföringsform av uppfinningen. §jg¿_2 visar-kretsarna i ett Fig. 3 är ett minska fördröj- Fig. Ä är ett öka fördröjning- fig. 5 är ett principschema över kretsarna i styrenheten 106 i fig. 1.

För àskådlighets skull kommer uppfinningen ifråga att be- såsom belysande exempel valt kommutator-minne. att fig. 1. att en genom det elastiska minnet enligt fig. 1, och tidsdiagram över de signaler som alstras för ningen genom det elastiska minnet enligt tidsdiagram_över de signaler som alstras för skrivas med avseende på den föredragna utföringsform i vilken man använder ett direktaccessminne såsom det variabel längd uppvisan- de skiftregistret. I fig. 1 tillföres de från ett (ej visat) transmissionsmedium inkommande databiterna till ledningen 101.

Den varierande lednings-klocktakten från denna bitström återvin- Databitar skrivs in i lednings-klock- nes och tillföres till ledningen 103. eller lagras i ett minne 102 av kommutatortyp i takten. En förutbestämd tidrymd därefter, eller, vilket är en förutbestämd fördröjning, utläses de minnet 102 och skrivs'in i direktaccess- ekvivalent därmed, efter lagrade databitarna från minnet (RAM) 10H. Mellankopplingsorganet 105 kopplar data mellan minnet 102 av kommutatortyp och direktaccessminnet 10U. Utläs- ningstakten från kommutatorminnet 102 styrs av en kommutatorläs- _ klocktakt som alstras inom styrenheten 106 och tillföres till minnet 102 via ledningen 107. Enheten 106 alstrar kommutatormin- nesläsklockan ur mottagningsklocktakten, d, pà ledningen 108, dubbla mottagningsklocktakten, 2d, på ledningen 109, ingàngarna 122, 123 och adressräknarebuss-ingångarna som tillföras på led- ningen 111. Klocktakten ö är synkron med sändningsklocktakten.

Klocktakten 2d är dubbla frekvensen ö och har i förhållande till denna samtidigt uppträdande positiva kanter.

De celladresser i RAM 10H, i vilka databitarna lagras, styres av den programmerbara adressräknaren 110 genom bussen 10 l'\.) CJ 6 447 770 u 111. Räknaren 110 har ett räkneomràde eller ett antal räkne- ställningar som är åtminstone lika med antalet mínnesceller i 10ü. Häknaren räknar mellan en ínställbar och en fast adress återställes sedan automatiskt och börjar ånyo att räkna. Den inställbara adressen, som är lagrad i adress-förhandsinställ- ningsregistret 112 och som tillföres till räknaren 110 via bussen 113, laddas i adressräknaren 110 genom en adressräknare-ladd- RAM och ningssignal på ledningen 11H. Under varje räknecykel kan den inställbara adressen ändras genom en uppstegningssignal (ING) eller en nedstegningssígnal (DEC) som alstras i styrenheten 106 och tillföres till registret 112 genom ledningarna 115 resp. 116. Vid varje räkneställning kommer databiten i den cell som svarar mot den speciella räkneställningen att läsas ut, och databiten -funktion från kcmmutatorminnet 102 skrivs in. Denna läs/skriv- styrs av en RAM-läs/skriv-signal som tillföras via 117. Räknaren 110 klockstyres av ó-pulser som tillfö- ledningen 118. De databitar som uppträder på utgångs- 119 kopplas till D-vippan 120, där de strobas med Utgângslås- ledningen res genom ledningen utgångs-låsningsklock signaler via ledningen 121. ningsklocksignalerna, som alstras i styrenheten 106, är synkrona med mottagníngsklocksignalerna. Följaktligen är datautgången_127 från vippan 120 synkrcna med mottagningsklocksignalerna och kan kopplas till andra mottagarkretsar för signalbehandling.

Ramförskjutnings-adressregistret 12%, bussen 125 och mellan- kopplingarna 126, 128 och 129 används för att upprätthålla ram- synkroniseringen om RAM-enheten 10% ger överskotts- eller under- skottsspill. I båda dessa fall läses en på förhand vald adress från ramförskjutnings-adressregistret 12H in i adress-förhands- inställningsregistret 112 för ínjustering av adressräknarens 110 område. _ Fig. 2 visar ett H-bits minne av kommutatortyp vilket är lämpligt för användning vid en anordning enligt uppfinningen.

Ledningen 101, som leder de inkommande databitarna, är ansluten till dataledningarna (D) hos D-vipporna 201, 202, 203 och 203. ledningsklockan på ledningen 103 klockar 2-bit-räknaren 205.

Demultiplexern 206, som drivs av räknaren 205, serie-fördelar klockpulserna på utgângarna Y1, Y2, Y3 och YR. Ledningarna 207, 1208, 209 een 210 förbinder dessa respektive utgångar :iii kieek- ingången (CLK) hos vipporna 201, 202, 203 och 204. Följaktligen kommer pá varandra följande (konsekutiva) databitar att serie-in- gfi 10 15 20 LJJ kf! HO _data. 5 447 770 skrivas i vipporna 201, 202, 203 och 20U i lednings-klooktakten.

Dessa lagrade databitar är genom ledningarna 216, 217, 218 och 219 kopplade till multiplexerns 211 ingångar I1, I2, I3 och Ik.

Kommutatorminnes-läsklooksignalen, på ledningen 107,*klockar 2-bit-räknaren 212, som i sin tur driver multiplexern 211.

Multiplexern 211 multiplexerar databitarna till det ursprungliga seriearrangemanget vid Y-utgången. Denna multiplexerade utgång tillföres till RAM-enheten 1OÄ genom mellankopplingen 105.

Skriv-övervakningsledningen 122, som är förbunden med led- ningen 210, och läs-övervakningsledningen 123, via ledningarna 213, 21H samt OCH-grinden 215 kopplar pade skriv- och läsklockpulserna till de med vippan 20U förknip- styrenheten 106.

Fördröjningen genom ett minne av kommutatortyp bestämmes av fasrelationen mellan skriv- och lësklocksignalerna till detsam- Medelst ett sådant minne kan man erhålla kontinuerligt variabel, felfri fördröjning av de inkommande databitarna så ma. länge läs-kommutatorklockan ligger efter skriv-kommutatorklockan (~ledningen). Om denna relation ej är uppfylld, säges lagringen har "spillts“, ooh databitar kommer att vara förlorade.

Direktaccessminnet 10H, som på välkänt sätt är utfört som ett skiftregister med variabel längd, ger en fördröjning som är baserad pá skiftregistrets längd. Som redan nämnts varieras denna längd genom att man justerar in området för adressräknaren 110 via öknings- och minskningssteg-signaler till adress-för- handsinställningsregistret 112.

Enbart ett skiftregister, t.ex. RAM 105, är ej tillräckligt robust för att ge felfri elastisk lagring. Eftersom dess inne- håll utläses i den fasta mottagnings-klocktakten och eftersom tid måste finnas för att läsa varje cellplats, finns det endast ett fast intervall kvar per mottagningsklockperiod för inskrivning av Man måste därför åstadkomma någon anordning för att hante- ra den godtyckliga inkommande datatakten i förhållande till den fasta datautgängstakten från RAM 1OH. Dessutom kan RAM 10% endast ändra fördröjningen med diskreta tidsenheter och lämpligen endast en gång per cykel. Tiden mellan ändringarna kan därför vara så lång som den längsta fördröjningen genom RAM 10ü. Ett kontinuerligt variabelt minne av kommutator-typ erfordras för att absorbera kortvariga ändringar och bråkdelsändringar i fördröj- ningen. Strategin är att modifiera fördröjningen genom RAM 10U för att förhindra att kommutator-minnet 102 spiller samtidigt som RI'- 10 15 20 U) Ul 40 447 770 6 man upprätthåller en konstant totalfördröjning från sändaren till det elastiska minnets utgång. Denna konstanta fördröjning upp- rättar synkronism mellan sändaren och mottagaren. Som ett bely- sande exempel skall nu beskrivning lämnas över tillämpning avse- ende fyra-bit-minnet i fig. 2.

När den inkommande datatakten på ledningen 101 ökar, börjar kommutatorminnet 102 att fyllas. När fyllnadsgraden överstiger en bit från halv fyllning, svarar styrenheten 106 genom att åstadkomma en extra läsning från minnet 102 och en motsvarande inskrivning i en ny adress inom RAM 10U. Denna nya adress alst- ras genom en samtidig ökning av den inställbara adressräknarcy- keln via ökningsledningen 115. Ökningen i den inkommande data- takten överföras sålunda från minnet 102 till RAM 1OU, så att minnet 102 återföres i riktning mot det till hälften fyllda tillståndet.

Fyllningen av minnet 102 övervakas omedelbart före uppnåen- det av adressräknarens 110 fasta adressgräns. Om man antar en uppräknande adressräknare, alstras en signal för att börja fyll- nadsgrad-mätningen för minnet 102 inom styrenheten 106 innan adressräknaren 110 når sin maximala räkneställning, d.v.s. sin fasta adressgräns. Denna signal möjliggör en fasjämförelse mellan minnets 102 läsklocktakt och skrivklocktakt via skrivöver- vakningsledníngen 122 och läsövervakningsledníngen 123. På grundval av denna jämförelse bestämmer enheten 106 nästa RAM-ad- ress som åtkommes efter det att den maximala räkneställningen har uppnåtts. Speciellt lagras den under den senaste räknecykeln lägsta använda adressen (LA) i adress-förhandsinställningsregist- ret 112. ende på huruvida större eller mindre RAM-fördröjning erfordras.

Fig. 3 visar¿den_åtgärd som vidtas när minnet 102 håller på Detta tal kommer att antingen minskas eller ökas bero- fatt tömmas, så att mindre'fördröjning_önskas i RAM~10H. Efter läs/skriv-cykeln 301, 302 för~maXimiadressen, MAX; programmeras adressräknaren 110 till den lägsta adressen, LA, som är kvarhàl~ len i adress-förhandsinställningsregistret 112 av laddnings- adressräknare-signalen 303. Databiten på minnesplatsen LA läses ut genom en läspuls 30H. Istället för att skriva in nästa bit i ~ LA, spärras nu istället kommutatorminnet , så att denna bit Spärrningen Efter sparas till dess att nästa adress LA+1, klockas in. av kommutator-läsklockan illustreras av vàgform-delen 305. spärrningsoperationen uppstegas förhandsinställningsregistret 112- KH 10 15 LA) O LA) 1.11 447 770 7 ett steg genom öknings-pulsen 306, så att LA+1 inställes såsom lägsta adresslagringsdata. Genom dess operationer åstadkommas dels att RAM-minnets fördröjning förkortas med en bit och dels att kommutatorminnets skriv- och läsklockor dras ifrån varandra en bit-period. Det bör observeras att RAM-skrivcykeln 307, som adresserar LA, ej är spärrad. Den bit som är inskriven i adres- sen LA kommer ej att återvinnas, eftersom den ligger utanför adressräknarens område. Pulserna 308 illustrerar de utgångs-làs- nings-klockpulser som strobar RAM-utgången från vippan 120.

Pig. H åskådliggör de operationer som erfordras när minnet 102 är under fyllning och ytterligare fördröjning erfordras genom RAM 1OH. visas av pulserna H01, kräver ökning av RAM-fördröjningen en Eftersom RAM-utgången strobas i en konstant takt, såsom inskjuten "skriv utan att läsa"-operation. Den lägsta adressen (LA) som är lagrad i adress-förhandsinställningsregistret 112 nedstegas ett steg av en minskningspuls U02. Denna nedstegade lägsta adress laddas i adressräknaren 110 av adressräknare-ladd- ningssignalen H03. Följaktligen kommer räknaren 110 att utpeka den näst lägsta adressen LA-1 i förhållande till den i vilken "betjä- Under den skrevs i den senaste räknarcykeln. Haximíadressen, MAX, nas" av vågformsdelen H04, 305 i en nalvöit-period. återstående halvbit-perioden uttas en ytterligare bit från minnet 102 av den extra kommutator-läsklockpulsen Ä06 och adressräknaren 110 programmeras att adressera LA-1. Den extra biten från minnet 102 skrivs in i RAM-adressen LA-1 av vágformdelen N07. Som resultat ökas RAM-fördröjningen, och kommutatorns läs- och skriv- klockor dras ihop en bitperiod. Det bör observeras att vàgform- delen H08, läsningen av adressen LA-1, är angiven som "spelar ingen roll"-läsning. Biten på denna plats strobas ej av pulserna H01 ooh kommer därför ej att uppträda på utgángsledningen 127.

Utgàngssignalerna i fig. 3 och M alstra med användning av de kretsar som är visade i fig. 5. Kärnan i dessa kretsar hänför sig till mätningen av kommutatormínnets 102 fyllningsgrad. Denna funktion fullgöres av NOCH-grinden 501, JK-vippan 502, D-vippan 503 och 2-bit-räknaren SOÄ.

Kretsarna för mätning av fyllningsgraden aktiveras av NOCH- NOCH-grinden 501, till vilken tillföres ett fler- tal ingångssígnaler från adressbussen 1115 avger en logisk "O"- -grinden 501. utsignal när adressen MAX-10 räknas. Det är uppenbart för en fackman att íngångarna till adressbussen 111 är selektivt inver- 10 20 30 LA) KH 40 447 770 8 terade för att tillåta NOCH-grinden 501 att avkoda adressen MAX-10. -grindarna 508, 511 och 512 förknippade har för enkelhets skull utelämnats. Adressen ifråga ger ett tidsfönster om tio mottag- ningsklockpulser för bestämning av fyllningsgraden innan adress- Utgângen "O" från NUCH-grinden 501 Efter trigg- Detaljerna i dessa inverteringar liksom av de med NUCH- räknaren 110 återställes. nollställer räknaren 50% och triggar víppan 502. ningen tillföres en-logisk "1" på Ö'-utgången till vippans 503 D-ingång. Denna "1" kopplas genom vippan 503 till aktiverings- ledningen (ENB) hos räknaren 504 när en kommutatorläs-klockpuls uppträder på ledningen 123. En läsklockpuls på ledningen 123 ger även en "O" på ledningen 505 för àterställning av vippan 502. Så snart räknaren 50H är aktiverad, klockad av den lokala mottag- ningsklockan, ø, räknar den ø-pulser till dess att en skriv-"1"- -puls uppträder på ledningen 122. Skriv-"1"-pulsen inverteras av inverteraren 506 för att nollställa víppan 503 och stoppa räk- Följaktligen innehåller räknaren 50H ett kvantiserat mått på antalet bitperioder mellan kommutatorns läs- och skriv- ningen. klockor. En räkneställníng av två eller tre alstrar en L-för- dröjníngsignal "1" pà den mest signifikanta bitens utgång Q2 hos räknaren 50Ä. Å andra sidan alstrar en räkneställning av “DW eller "1" en utgång "O" på Q2 och en M-fördröjningssignal "1".

M-fördröjningssígnalen och L-fördröjningssignalen används i enlighet med vad som kommer att framgå av det följande vid alst- pring av samtliga signaler från styrenheten 106.

Utgångssignalen från D-vippan 510, vilken signal kallas "spärrsígnalen", används även vid alstring av styrenhetens 106 utgàngssignaler. Spärrsignalen alstras av NOCH-grinden 508 och D-vipporna 509 och 510. NOCH-grinden 508 alstrar "O"-utgångssig- nal från ett flertal ingångar hos adressbussen 111 när adressen MAX-1 räknas. som av ger en utsignal Ö'=1 när den strobas av en 6-puls. Vip- pans 509 utsignal Ö =1 alstrar i sin tur en "1" på vippans 510 Éïëg, från Därför är spärrsignaleñ lika med "1" kort Q-utgång när_den klockas av en utsignal-làsklockpuls, Nocn-grindenÃ519. efter det att adressen MAX-1 har räknats och kvarstår till des: att en "1" pà NOCH-grindens 508 utgång släpps igenom av vippan 509 för att medföra en "0" på vippans 510 Q-utgång.

Kommutator-läsklockpulserna alstras på ledningen 107 av NOCH-grindarna 513, 517, 519, ínverterarna 515, 516 samt NELLER- Denna "O"-utgångssígnal är kopplad till vippan 509. 10 15 2G 25 LI) Ul UU 9 447 770 -grinden 518. Den bestämmande ekvationen är: Kommutator-iäskioekan = 2ø.ø SPÄRR + zø MFöRDRöJNINo.sPÄRa. (1) Kommutator-läsklockpulserna H09 i fig. H alstras av den första termen. När ytterligare fördröjning önskas genom RAM 1OÄ är MFÖHDRÜJNING=1. Efter det att MAX-adressen har strobats av RAM-läs/skriv-klockan, a.v.s. sPÄRR=1 och šííšï=o, blir den första termen "O" och pulserna H06 och H10 i fig. Ä alstras av den andra termen. Alternativt, om mindre fördröjning önskas genom RAM-enheten 10U, så är MFÖRDRÖJNlNG=0 och LFÖRDRÖJNING=1.

Efter det att MAX-adressen har klockats, är båda termerna lika med "O" och kommutator-läsklockan spärras í enlighet med vad som framgår av vâgform-delen 305 i fig. 3.

RAM-läs/skriv-vàgformerna i fig. 3 och Ä alstras av NOCH- -grinden 51ü av utsignalerna från NOCH-grindarna 513 och 519.

Det bestämmande uttrycket är: RAM-läs/skriv:2d.ø+2ø.SPÄRR.MFÖRDRÖJNING. (2) Den första termen alstrar en läs/skriv-vågform per lokal Cykeln 308, H07 "Spelar ingen roll läs"/skriv i fig. U alstras av den andra termen när MFöRbRöJN1NG=1. Ökningssteg-signalen alstras av NUCH-grinden 522 med använd- klockperiod enligt vad som visas i fig. 3 och Ä. ning av ingàngssignalerna SPÄRR och LFÖRDRÖJNING. Inverteraren 523, NELLER-grinden 52A samt NOCH-grindarna 511 och 525 alstrar minskningssteg-signalen. De positiva kanterna av signalerna "Ökn.“ resp. "Minskn." ökar med ett eller minskar med ett det tal som är lagrat i adress-förhandsinställningsregistret 112. Detta antal laddas i adressräknaren 109 medelst adressräknare-ladd- ningssignalen. Tidgivningen för adressräknare-laddningssignalen _ varierar beroende på huruvida större eller mindre fördröjning önskas genom RAM 1OH. Den bestämmande ekvationen är: Ladan.-adr.-räkn. = (sPÄRR.2ø.E*.nrönnaöønixc + spinn.

LFöRDaöJn1NG.2ø.ø (3) Den första termen, som alstras av NOCH-grinden 513 och NAND-grin- den 526, alstrar pulsen N03 enligt vad som visas i fig. H.

Inverteraren 527 och NOCH-grinden 525 alstrar den andra termen, som åskådliggöres av pulsen 303 i fig. 3, när mindre fördröjning 10 ...x \Jl 2C 30 UO 447 770 w NELLER-grinden 529 logiskt den första och den andra termen, vilka är önskas genom RAM-enheten 1OU. summerar kopplade till adressräknaren 110 på ledningen 11H.

Förutsättningen för att det elastiska minnet utan fel är att RAM har tillräcklig kapacitet för för variationer i kommutatorminnets fyllningsgrad. skall arbeta att kompensera Men om RAM närmar sig överspill eller underspill, så alstras en uppsättning signaler för att upprätthålla ramsynkronismen. När RAM-enheten 1OH är full, d.v.s. L.A.=O, alstras en UPPSLIRNING-signal “O“ på NOCH-grindens 511 utgång. UPPSLIRNING-signalen kopplas till 7 ramförskjutnings-adressregistret 123 för återfinning av en av tvâ pá förhand valda adresser som är lagrade i detta. UPPSLIRNING återfinner en adress lika med en enhet mindre än antalet data- bitar per ram. Detta antal laddas i adressförhandsinställnings- lregistret såsom L.A. för att fördröja minnesutgången en ram, som innehåller den extra fördröjningsbiten eftersom RAM 10H strävade att öka. Alternativt, när RAM-enheten 104 är tom, alstras en NEDSLIRNING-signal "O" på NOCH-grindens 512 utgång. återfinner en adress lika med MAX minus elva minus antalet data- bitar per ram. Orsaken till talet 11 är att det av grinden 512 avkoeade tillståndet "tom" 1 verkiignetëfi är MAX-11, vilket hindrar RAM-minnets storlek från att sjunka till ett värde under Det bör observeras att denna NEDSLIRNINGS-adress, Denna signal mät-fönstret.

MAX minus 11 minus antalet bitar per ram, ej tar hänsyn till det faktum att minnet strävade att bli mindre. Detta beror på att laddning-förhandsinställning-registersignalen inträffar före ökningssignalen. Ökningssignalen medför att det slutliga antalet som är lagrat i adress-förhandsinställning-registret 112 är MAX minus 10 minus antalet bitar per ram. Denna andra adress, som även tillföres till adress-förhandsinställning-registret 112, medför att en hel ram av databitar släppes. Adresserna från ramslirnings-adressregistret 124 laddas i adress-förhandsinställ- ning-registret 112 genom laddning-förhandsinställningsregister- signalen på ledningen 129, _Denna signal alstras av NOCH-grindar- na 508, 511; 512, 531, inverteraren 523, NÉLLER-grinden szu een NELLER-grinden 530.

I de ovan beskrivna styrkretsarna injusteras RAM-fördröj- 'ningen när kommutatorminnets 102 fyllningsgrad varierar en bit från det till hälften fyllda tillståndet» Det inses lätt av en fackman att ett kommutatorminne med större kapacitet kan användasr 10 20 30 LA) 'l HO H 447 770 för inställning av RAM-fördröjníngen efter det att kommutatormin- nets fyllníngsgrad varierat ett helt antal bitar.

De ovan använda benämningarna “databitar" och "data" avses innefatta PCM-kodade signaler, exempelvis talsignaler, videosig- naler faksímílsígnaler etc. och även från en typisk dator utgå- ende data. ...___-___-

Claims (6)

447 770 Patentkrav

1. Elastisk minnesanordning för databitar som kommer in i en variabel ledningstakt, vilken anordning innefattar dels ett första buffertminne med ett antal minnesceller; dels ett första organ för att lagra de inkommande databitarna i minnescellerna i den variabla ledningstakten; och dels ett andra buffertminne som har ett antal adresserbara mínnesoeller; vilken anordning är k ä n n e t e c k n a d av att den innefattar dels ett andra organ (513, 51u, 515, 516, 517, 518, 519) för att läsa ut bitarna från det första buffertminnet (102) och lagra bitar- na i det andra buffertminnet (104) i en given takt, varvid utläs- ningseykeln från det första buffertminnet normalt inträffar efter dess inskrivningscykel och i förutbestämd fasrelation till denna cykel; dels ett tredje organ (120) för utläsning av nämnda data från det andra buffertminnet (10%) i en förutbestämd takt; dels styrorgan (110, 112) för att variera antalet adresserbara celler i det andra buffertminnet (104) i vilket databitarna är lagrade; och dels ett första buffertövervakningsorgan (501, 502, 503, 504, 506) för att undersöka nämnda förutbestämda fasrelation mellan utlâsningscykeln och inskrivningscykeln för det första buffertminnet (102) och för att alstra styrsignaler när denna relation förskjutes i en pà förhand vald grad, varvid styrsígnalerna är anordnade att medföra att den givna takten ökar eller minskar beroende pa för- skjutningen relativa riktning, varjämte styrsignalerna är anordnade att dirigera styrorganet att öka respektive minska antalet adresser- bara minnesceller så.att den förutbestämda fasrelatïonen väsentligen upprätflnåiies. , '__ .-- ~ g

2. Anördníng'enligt kravet J¿fk a?n n e t e c k n a d av att det andra buffertminnet (10H) är en för direktacoess anordnad min- nesenhet. '

3. Anordning enligt kravet 1, k ä n n e t e c k n a d av att den förutbestämda fasrelationen mellan utlasnings- och inskrivnings- cyklerna i det första buffertminnet är anordnad att åstadkomma att - det första buffertminnet fylles till halva sin kapacitet.

4. U. Anordning enligt kravet 1, k ä n n e t e c k n a d av att den på förhand valda graden motsvarar en-fyllning av det första buffertmínnet (102) vilken uppgår till ett antal bitar vilket över- 447 770 stiger halva antalet minnesceller (201~20ü) i det första buffert- minnet (102).

5. Anordning enligt kravet 1, k ä n n e t e c k n a d av att den på förhand valda graden motsvarar en fyllning av'det första buffertminnet (102) med ett antal bitar vilket understiger halva antalet minnesceller (201-ZOU) i det första buffertmínnet (102).

6. Anordning enligt kravet 1, k ä n n e t e c k n a d av att nämnda antal bitar är lika med ett.