Claims (1)
Счетный элемент с контролем, содержащий счетный элемент с информационными выходами, два элемента НЕ, три элемента И, первый элемент ИЛИ, триггер, первый элемент задержки, блок выделения первого импульса, шину "Ошибка" и входную шину, которая соединена с тактовым входом счетного элемента и сигнальным входом блока выделения первого импульса, выход которого соединен со входом первого элемента задержки, выход которого соединен с первыми входами первого, второго элементов И и входом первого элемента НЕ, выход которого соединен с первым входом третьего элемента И, второй вход первого элемента И соединен с выходом второго элемента НЕ, выходы первого и третьего элементов И соединены со входами первого элемента ИЛИ, выход которого соединен с входом установки в единичное состояние триггера, прямой выход которого соединен с шиной "Ошибка", отличающийся тем, что в него дополнительно введены три элемента ИЛИ, элемент И, второй элемент задержки, дифференцирующая цепочка и шина "Сброс", которая соединена с первыми входами второго, третьего и четвертого элементов ИЛИ, выходы которых соединены соответственно с входами установки в нулевое состояние триггера, блока выделения первого импульса и счетного элемента, информационные выходы которого в количестве n соединены со входами четвертого элемента И, выход которого соединен со входом дифференцирующей цепочки, выход которой соединен со входом второго элемента НЕ, вторыми входами третьего и второго элемента И, выход которого соединен со вторым входом второго элемента ИЛИ, выход первого элемента задержки соединен со входом второго элемента задержки, вторые входы третьего и четвертого элементов ИЛИ соединены соответственно с выходами второго элемента задержки и первого элемента ИЛИ.A counting element with a control containing a counting element with information outputs, two NOT elements, three AND elements, the first OR element, a trigger, the first delay element, the first pulse allocation unit, the Error bus, and the input bus that is connected to the clock input of the counting element and the signal input of the first pulse extraction unit, the output of which is connected to the input of the first delay element, the output of which is connected to the first inputs of the first, second AND elements, and the input of the first element NOT, the output of which is connected to the first input of the third element AND, the second input of the first element AND is connected to the output of the second element NOT, the outputs of the first and third elements AND are connected to the inputs of the first OR element, the output of which is connected to the unit input to the trigger state, the direct output of which is connected to the Error bus, characterized in that it additionally contains three OR elements, an AND element, a second delay element, a differentiating chain and a Reset bus, which is connected to the first inputs of the second, third and fourth OR elements, the outputs of which are connected respectively, with the inputs of the installation to the zero state of the trigger, the block of extraction of the first pulse and the counting element, information outputs of which in number n are connected to the inputs of the fourth element And, the output of which is connected to the input of the differentiating circuit, the output of which is connected to the input of the second element NOT, the second inputs the third and second AND element, the output of which is connected to the second input of the second OR element, the output of the first delay element is connected to the input of the second delay element, the second inputs of the third and even the fourth OR element is connected respectively to the outputs of the second delay element and the first OR element.