RU2820839C1 - Bidirectional frequency recovery time tolerance control device - Google Patents
Bidirectional frequency recovery time tolerance control device Download PDFInfo
- Publication number
- RU2820839C1 RU2820839C1 RU2024105254A RU2024105254A RU2820839C1 RU 2820839 C1 RU2820839 C1 RU 2820839C1 RU 2024105254 A RU2024105254 A RU 2024105254A RU 2024105254 A RU2024105254 A RU 2024105254A RU 2820839 C1 RU2820839 C1 RU 2820839C1
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- bits
- logical element
- logical
- Prior art date
Links
- 238000011084 recovery Methods 0.000 title claims abstract description 16
- 230000002457 bidirectional effect Effects 0.000 title claims description 4
- 238000002485 combustion reaction Methods 0.000 abstract description 2
- 238000005259 measurement Methods 0.000 abstract 1
- 239000000126 substance Substances 0.000 abstract 1
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000001105 regulatory effect Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000004870 electrical engineering Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Abstract
Description
Изобретение относится к области электротехники, а именно к средствам функциональной диагностики электроагрегатов с двигателями внутреннего сгорания и может быть использовано в составе систем диагностирования технического состояния передвижных электрических станций для оценки времени восстановления частоты при набросе и сбросе нагрузки.The invention relates to the field of electrical engineering, namely to means of functional diagnostics of electrical units with internal combustion engines and can be used as part of systems for diagnosing the technical condition of mobile power stations to estimate the frequency recovery time during load loading and shedding.
Известны методы оценки показателей качества электрической энергии по частоте, включая время восстановления частоты при набросе и сбросе нагрузки посредством стендовых испытаний /1, 2/.There are known methods for assessing the quality indicators of electrical energy by frequency, including the frequency recovery time during load loading and shedding through bench tests /1, 2/.
Эти методы требуют специальных стендов с нагрузкой и приборами.These methods require special stands with loads and instruments.
Известны устройства для контроля генераторов /3, 4/, которые обеспечивают не высокую достоверность.There are known devices for monitoring generators /3, 4/, which do not provide high reliability.
Наиболее близким по технической сущности к изобретению является устройство допускового контроля времени восстановления частоты, содержащее с первого по четвертый логические элементы И, логический элемент ИЛИ, первый и второй RS-триггер, прямой выход которого подключен к входу индикатора, генератор с зажимами, на напряжение которого подключен блок масштабирования, выход которого через диод соединен с входом ограничителя-формирователя, связанного выходом с входом инвертора, первый и второй формирователи коротких импульсов, первый, второй и третий счетчики импульсов, первый и второй электронные ключи, первый, второй и третий регистры памяти, первый, второй и третий числовые компараторы, вычитатель, первый и второй задающие регистры, первый блок памяти, шину ПУСК, генератор импульсов стабильной частоты, делитель импульсов, элемент задержки и датчик трехфазной активной мощности с цифровым выходом, который подключен последовательно к зажимам генератора, а разрядами информационного выхода - к соответствующим разрядам информационного входа второго регистра памяти, разряды выхода которого связаны с соответствующими разрядами входа адреса первого блока памяти, информационного входа третьего регистра памяти и входа уменьшаемого вычитателя, разряды входа вычитаемого которого соединены с соответствующими разрядами выхода третьего регистра памяти, а разряды выхода - с соответствующими разрядами первого входа второго числового компаратора, разряды второго входа которого подключены к соответствующим разрядам выхода первого задающего регистра, а выход РАВНО - к единичному входу первого RS-триггера, прямой выход которого соединен с первым входом третьего логического элемента И, выход которого подключен к счетному входу третьего счетчика, разряды выхода которого связаны с соответствующими разрядами первого входа третьего числового компаратора, подключенного разрядами второго входа к соответствующим разрядам выхода второго задающего регистра, а выходом БОЛЬШЕ - к первому входу четвертого логического элемента И, выход которого соединен с единичным входом второго RS-триггера, а второй вход - с выходом МЕНЬШЕ первого числового компаратора, разряды первого входа которого связаны с соответствующими разрядами выхода первого регистра памяти, разряды информационного входа которого подключены к соответствующим разрядам выходов первого и второго электронного ключа, разряды входов которых связаны с соответствующими разрядами выходов соответственно первого и второго счетчика, счетные входы которых подключены соответственно к выходам первого и второго логического элемента И, первые входы которых соединены с выходом генератора импульсов стабильной частоты, выход которого также подключен к второму входу третьего логического элемента И и входу делителя импульсов, выход которого подключен к входу записи третьего регистра памяти и входу элемента задержки, выход которого соединен с входом записи второго регистра памяти, сбросовый вход которого связан со сбросовыми входами третьего регистра памяти, первого и второго RS-триггеров, третьего счетчика и шиной ПУСК, кроме того выход ограничителя формирователя соединен со вторым входом первого логического элемента И и входом первого формирователя коротких импульсов, выход которого подключен к сбросовому входу первого счетчика, управляющему входу второго электронного ключа и второму входу логического элемента ИЛИ, выход которого соединен с входом записи первого регистра памяти, а первый вход связан с управляющим входом первого электронного ключа, сбросовым входом второго счетчика и выходом второго формирователя коротких импульсов, соединенного входом с выходом инвертора и вторым входом второго логического элемента И /5/.The closest in technical essence to the invention is a device for tolerance control of the frequency recovery time, containing the first to fourth logical elements AND, a logical element OR, the first and second RS trigger, the direct output of which is connected to the input of the indicator, a generator with terminals whose voltage a scaling unit is connected, the output of which is connected through a diode to the input of the limiter-former, connected by the output to the input of the inverter, the first and second short pulse shapers, the first, second and third pulse counters, the first and second electronic keys, the first, second and third memory registers, first, second and third numerical comparators, a subtractor, the first and second master registers, a first memory block, a START bus, a stable frequency pulse generator, a pulse divider, a delay element and a three-phase active power sensor with a digital output, which is connected in series to the generator terminals, and bits of the information output - to the corresponding bits of the information input of the second memory register, the bits of the output of which are connected to the corresponding bits of the input of the address of the first memory block, the information input of the third memory register and the input of the reduced subtractor, the bits of the subtracted input of which are connected to the corresponding bits of the output of the third memory register, and output bits - with the corresponding bits of the first input of the second numerical comparator, the bits of the second input of which are connected to the corresponding bits of the output of the first master register, and the EQUAL output - to the single input of the first RS flip-flop, the direct output of which is connected to the first input of the third logical element AND, output which is connected to the counting input of the third counter, the output bits of which are connected to the corresponding bits of the first input of the third numerical comparator, connected by the bits of the second input to the corresponding bits of the output of the second master register, and the output MORE - to the first input of the fourth logical element AND, the output of which is connected to the unit input of the second RS trigger, and the second input - with the output LESS than the first numerical comparator, the bits of the first input of which are connected with the corresponding bits of the output of the first memory register, the bits of the information input of which are connected to the corresponding bits of the outputs of the first and second electronic key, the bits of the inputs of which are connected with the corresponding bits of the outputs of the first and second counter, respectively, the counting inputs of which are connected, respectively, to the outputs of the first and second logical element AND, the first inputs of which are connected to the output of a pulse generator of a stable frequency, the output of which is also connected to the second input of the third logical element And and the input of the pulse divider, the output of which is connected to the write input of the third memory register and the input of the delay element, the output of which is connected to the write input of the second memory register, the reset input of which is connected to the reset inputs of the third memory register, the first and second RS flip-flops, the third counter and the START bus, in addition the output of the shaper limiter is connected to the second input of the first logical element AND and the input of the first short pulse shaper, the output of which is connected to the reset input of the first counter, the control input of the second electronic key and the second input of the OR logical element, the output of which is connected to the write input of the first memory register, and the first input is connected to the control input of the first electronic key, the reset input of the second counter and the output of the second short pulse shaper, connected by the input to the output of the inverter and the second input of the second logical element AND /5/.
Данное устройство позволяет оценить время восстановления частоты при набросе нагрузки в процессе работы электроагрегата. Недостатком его является невозможность контроля времени восстановления частоты при сбросе нагрузки.This device allows you to estimate the frequency recovery time when the load increases during operation of the electric unit. Its disadvantage is the inability to control the frequency recovery time when the load is shed.
Цель изобретения - расширение функциональных возможностей.The purpose of the invention is to expand functionality.
Цель изобретения достигается тем, что устройство допускового контроля времени восстановления частоты двунаправленное, содержащее с первого по четвертый логические элементы И, первый логический элемент ИЛИ, первый и второй RS-триггер, прямой выход которого подключен к входу индикатора, генератор с зажимами, на напряжение которого подключен блок масштабирования, выход которого через диод соединен с входом ограничителя-формирователя, связанного выходом с входом инвертора, первый и второй формирователи коротких импульсов, первый, второй и третий счетчики импульсов, первый и второй электронные ключи, первый, второй и третий регистры памяти, первый, второй и третий числовые компараторы, вычитатель, первый и второй задающие регистры, блок памяти, шину ПУСК, генератор импульсов стабильной частоты, делитель импульсов, элемент задержки и датчик трехфазной активной мощности с цифровым выходом, который подключен последовательно к зажимам генератора, а разрядами информационного выхода - к соответствующим разрядам информационного входа второго регистра памяти, разряды выхода которого связаны с соответствующими разрядами входа первого адреса блока памяти, с разрядами информационного входа третьего регистра памяти и с разрядами входа уменьшаемого вычитателя, разряды входа вычитаемого которого соединены с соответствующими разрядами выхода третьего регистра памяти, а разряды выхода - с соответствующими разрядами первого входа второго числового компаратора, разряды второго входа которого подключены к соответствующим разрядам выхода первого задающего регистра, а выход РАВНО - к единичному входу первого RS-триггера, прямой выход которого соединен с первым входом третьего логического элемента И, выход которого подключен к счетному входу третьего счетчика, разряды выхода которого связаны с соответствующими разрядами первого входа третьего числового компаратора, подключенного разрядами второго входа к соответствующим разрядам выхода второго задающего регистра, а выходом БОЛЬШЕ - к первому входу четвертого логического элемента И, выход которого соединен с единичным входом второго RS-триггера, кроме того разряды выхода блока памяти соединены с соответствующими разрядами второго входа первого числового компаратора, разряды первого входа которого связаны с соответствующими разрядами выхода первого регистра памяти, разряды информационного входа которого подключены к соответствующим разрядам выходов первого и второго электронного ключа, разряды входов которых связаны с соответствующими разрядами выходов соответственно первого и второго счетчика, счетные входы которых подключены соответственно к выходам первого и второго логического элемента И, первые входы которых соединены с выходом генератора импульсов стабильной частоты, выход которого также подключен к второму входу третьего логического элемента И и входу делителя импульсов, выход которого подключен к входу записи третьего регистра памяти и входу элемента задержки, выход которого соединен с входом записи второго регистра памяти, сбросовый вход которого связан со сбросовыми входами третьего регистра памяти, первого и второго RS-триггеров, третьего счетчика и шиной ПУСК, кроме того выход ограничителя формирователя соединен со вторым входом первого логического элемента И и входом первого формирователя коротких импульсов, выход которого подключен к сбросовому входу первого счетчика, управляющему входу второго электронного ключа и второму входу первого логического элемента ИЛИ, выход которого соединен с входом записи первого регистра памяти, а первый вход связан с управляющим входом первого электронного ключа, сбросовым входом второго счетчика и выходом второго формирователя коротких импульсов, соединенного входом с выходом инвертора и вторым входом второго логического элемента И снабжено третьим RS-триггером, третьим формирователем коротких импульсов, пятым и шестым логическим элементом И и вторым логическим элементом ИЛИ, который связан выходом с входом третьего формирователя коротких импульсов, подключенным выходом к второму входу четвертого логического элемента И, а первый и второй входы второго логического элемента ИЛИ подключены соответственно к выходам пятого и шестого логического элемента И, вторые входы которых соединены соответственно с выходами БОЛЬШЕ и МЕНЬШЕ первого компаратора, причем первые входы пятого и шестого логических элементов И соответственно подключены к прямому и инверсному выходу третьего RS-триггера, единичный и сбросовый входы которого соединены соответственно с выходом признака положительной разности и выходом признака отрицательной разности вычитателя и с соответствующими разрядами входа второго адреса блока памяти.The purpose of the invention is achieved by the fact that the device for tolerance control of the frequency recovery time is bidirectional, containing the first to fourth logical elements AND, the first logical element OR, the first and second RS trigger, the direct output of which is connected to the input of the indicator, a generator with terminals whose voltage a scaling unit is connected, the output of which is connected through a diode to the input of the limiter-former, connected by the output to the input of the inverter, the first and second short pulse shapers, the first, second and third pulse counters, the first and second electronic keys, the first, second and third memory registers, first, second and third numerical comparators, subtractor, first and second master registers, memory unit, START bus, stable frequency pulse generator, pulse divider, delay element and three-phase active power sensor with digital output, which is connected in series to the generator terminals, and with discharges information output - to the corresponding bits of the information input of the second memory register, the output bits of which are connected with the corresponding bits of the input of the first address of the memory block, with the bits of the information input of the third memory register and with the bits of the input of the reduced subtractor, the bits of the subtracted input of which are connected to the corresponding bits of the output of the third register memory, and the output bits - with the corresponding bits of the first input of the second numerical comparator, the bits of the second input of which are connected to the corresponding bits of the output of the first master register, and the output EQUAL - to the single input of the first RS flip-flop, the direct output of which is connected to the first input of the third logical element AND, the output of which is connected to the counting input of the third counter, the bits of the output of which are connected to the corresponding bits of the first input of the third numerical comparator, connected by the bits of the second input to the corresponding bits of the output of the second master register, and the output MORE - to the first input of the fourth logical element AND, the output of which connected to the single input of the second RS trigger, in addition, the bits of the output of the memory block are connected to the corresponding bits of the second input of the first numerical comparator, the bits of the first input of which are connected to the corresponding bits of the output of the first memory register, the bits of the information input of which are connected to the corresponding bits of the outputs of the first and second electronic key, the bits of the inputs of which are connected to the corresponding bits of the outputs of the first and second counter, respectively, the counting inputs of which are connected, respectively, to the outputs of the first and second logical element AND, the first inputs of which are connected to the output of a pulse generator of a stable frequency, the output of which is also connected to the second input of the third logical element AND and the input of the pulse divider, the output of which is connected to the write input of the third memory register and the input of the delay element, the output of which is connected to the write input of the second memory register, the reset input of which is connected to the reset inputs of the third memory register, the first and second RS flip-flops, of the third counter and the START bus, in addition, the output of the limiter of the shaper is connected to the second input of the first logical element AND and the input of the first short pulse shaper, the output of which is connected to the reset input of the first counter, the control input of the second electronic key and the second input of the first logical element OR, the output of which connected to the write input of the first memory register, and the first input is connected to the control input of the first electronic key, the reset input of the second counter and the output of the second short pulse shaper, connected by the input to the output of the inverter and the second input of the second logical element And equipped with a third RS trigger, a third shaper short pulses, the fifth and sixth logical element AND and the second logical element OR, which is connected by an output to the input of the third short pulse shaper, connected by the output to the second input of the fourth logical element AND, and the first and second inputs of the second logical element OR are connected, respectively, to the outputs of the fifth and sixth logical element AND, the second inputs of which are connected, respectively, to the outputs MORE and LESS than the first comparator, and the first inputs of the fifth and sixth logical elements AND, respectively, are connected to the direct and inverse output of the third RS flip-flop, the single and reset inputs of which are connected, respectively, to the output of the positive sign differences and the output of the negative difference sign of the subtractor and with the corresponding bits of the input of the second address of the memory block.
Двухадресный блок памяти и его связи по входу второго адреса обеспечивает хранение и выдачу кода эталонной частоты для случая наброса и сброса нагрузки. Второй логический элемент ИЛИ пятый и шестой логические элементы И, третий RS-триггер, третий формирователь коротких импульсов и их связи позволяют выявлять факт выхода времени восстановления частоты при сбросе-набросе нагрузки за допустимые пределы.The two-address memory block and its connections at the second address input provide storage and issuance of the reference frequency code for the case of load on and off. The second logical element OR, the fifth and sixth logical elements AND, the third RS flip-flop, the third short pulse shaper and their connections make it possible to detect the fact that the frequency recovery time when the load is dumped or loaded is outside the permissible limits.
На фиг. 1 представлена схема устройства допускового контроля времени восстановления частоты двунаправленного, на фиг. 2 - зависимость частоты f от нагрузки Pi генератора (регуляторная характеристика электроагрегата), на фиг. 3 - эпюры сигналов на основных элементах схемы при неблагоприятном исходе контроля, на фиг. 4 - эпюры сигналов на основных элементах схемы при благоприятном исходе контроля.In fig. 1 shows a diagram of a bidirectional frequency recovery time tolerance control device; Fig. 2 - dependence of the frequency f on the load P i of the generator (regulatory characteristic of the electrical unit), in Fig. 3 - diagrams of signals on the main elements of the circuit in case of an unfavorable outcome of the control, in Fig. 4 - diagrams of signals on the main elements of the circuit with a favorable outcome of the control.
Схема устройства (фиг. 1) содержит генератор 1, зажимы для подключения 2, блок масштабирования 3, диод 4, ограничитель-формирователь 5, первый 6 и второй 7 формирователи коротких импульсов, инвертор 8, первый 9, второй 10, третий 11 и четвертый 12 логические элементы И, первый 13, второй 14 и третий 15 счетчики импульсов, первый 16 и второй 17 электронные ключи, первый 18, второй 19 и третий 20 регистры памяти, первый 21, второй 22 и третий 23 числовые компараторы, вычитатель 24, первый 25 и второй 26 RS-триггеры, первый 27 и второй 28 задающие регистры, логический элемент ИЛИ 29, двухадресный блок памяти 30, индикатор 31, шина. ПУСК 32, генератор 33 импульсов стабильной частоты, делитель 34 импульсов, датчик 35 трехфазной активной мощности с цифровым выходом, элемент задержки 36, второй логический элемент ИЛИ 37, пятый 38 и шестой 39 логические элементы И, третий RS-триггер 40 и третий формирователь коротких импульсов 41. В ячейки блока 30 памяти занесены коды эталонной частоты в зависимости от мощности P нагрузки генератора, поступающего на вход первого адреса (фиг. 2 и 3), которые при коде «01» (наброс) на входе второго адреса соответствуют выражению для относительной эталонной частоты The device circuit (Fig. 1) contains a generator 1, connection terminals 2, a scaling unit 3, a diode 4, a limiter-shaper 5, the first 6 and second 7 short pulse shapers, an inverter 8, the first 9, the second 10, the third 11 and the fourth 12 logical elements AND, first 13, second 14 and third 15 pulse counters, first 16 and second 17 electronic keys, first 18, second 19 and third 20 memory registers, first 21, second 22 and third 23 numerical comparators, subtractor 24, first 25 and second 26 RS flip-flops, first 27 and second 28 setting registers, logical element OR 29, two-address memory block 30, indicator 31, bus. START 32, stable frequency pulse generator 33, pulse divider 34, three-phase active power sensor 35 with digital output, delay element 36, second logical element 37, fifth 38 and sixth 39 logical AND elements, third RS trigger 40 and third short-former pulses 41. The cells of the memory block 30 contain codes of the reference frequency depending on the power P of the load of the generator supplied to the input of the first address (Fig. 2 and 3), which, with code “01” (throw) at the input of the second address, corresponds to the expression for the relative reference frequency
а, при коде «10» (сброс) на входе второго адреса (фиг. 2 и 4) соответствуют выражению для относительной эталонной частоты and, with code “10” (reset) at the input of the second address (Fig. 2 and 4) correspond to the expression for the relative reference frequency
где f0- относительная частота на холостом ходу генератора, о. е.where f 0 is the relative frequency at idle speed of the generator, o. e.
- абсолютная частота на холостом ходу генератора, Гц; - absolute frequency at idle speed of the generator, Hz;
- абсолютная номинальная частота генератора, Гц; - absolute rated frequency of the generator, Hz;
- относительная активная мощность нагрузки генератора, о.е. - relative active power of the generator load, p.u.
Pi - текущая активная мощность нагрузки генератора, кВт;P i - current active load power of the generator, kW;
Рном - номинальная активная мощность нагрузки генератора, кВт;R nom - rated active power of the generator load, kW;
S - наклон (статизм) регуляторной характеристики электроагрегата;S - slope (staticism) of the regulatory characteristic of the electrical unit;
- установившееся отклонение частоты при неизменной нагрузке (допустимая нестабильность частоты) о. е. - steady frequency deviation at a constant load (permissible frequency instability) o. e.
Устройство работает следующим образом. В регистр 27 заносится код контролируемой ступени наброса нагрузки (стандартные величины 25%, 50% или 100% от номинальной мощности). В регистр 28 записывается код нормативного времени восстановления частоты для принятой ступени сброса - наброса нагрузки (зависит от класса точности регулятора частоты). Подается сигнал на шину ПУСК 32, которым обнуляются счетчик 15 и регистры памяти 19 и 20, а RS-триггеры 25 и 26 переводятся в состояние когда сигнал на прямом выходе отсутствует.The device works as follows. The code for the controlled load surge stage is entered into register 27 (standard values 25%, 50% or 100% of the rated power). Register 28 contains the code for the standard frequency recovery time for the accepted reset stage - loading load (depending on the accuracy class of the frequency controller). A signal is sent to the START bus 32, which resets counter 15 and memory registers 19 and 20, and RS flip-flops 25 and 26 are transferred to a state where there is no signal at the direct output.
С момента возбуждения генератора 1 на зажимах 2 присутствует напряжение, которое подается на блок масштабирования 3. С блока масштабирования 3 через диод 4 на вход ограничителя-формирователя 5 подается положительная полуволна напряжения генератора 1, и на выходе ограничителя- формирователя 5 появляется импульс, длительность которого равна полупериоду напряжения генератора. Этот импульс подготавливает элемент И 9 по второму входу. На счетный вход счетчика 13 через первый вход элемента И 9 начинают поступать импульсы с выхода генератора импульсов 33. На выходе счетчика 13 формируется код частоты генератора 1 за положительную полуволну.From the moment generator 1 is excited, voltage is present at terminals 2, which is supplied to scaling unit 3. From scaling unit 3, through diode 4, a positive half-wave voltage of generator 1 is supplied to the input of limiter-shaper 5, and a pulse whose duration appears at the output of limiter-shaper 5 equal to the half-cycle of the generator voltage. This impulse prepares element AND 9 at the second input. Pulses from the output of pulse generator 33 begin to arrive at the counting input of counter 13 through the first input of element AND 9. At the output of counter 13, the frequency code of generator 1 is generated for the positive half-wave.
При появлении отрицательной полуволны напряжения генератора 1 сигнал на выходе ограничителя-формирователя 5 исчезает, и появляется сигнал на выходе инвертора 8, который подготавливает элемент И 10 по второму входу. По фронту импульса с выхода инвертора 8 формирователь коротких импульсов 7 выдает импульс. Этот импульс обнуляет счетчик 14 и кратковременно открывает ключ 16, который подключает выход счетчика 13 к входу регистра 18. Этот же импульс с выхода формирователя 7 поступает через элемент ИЛИ 29 на вход записи регистра 18, в который записывается код текущей частоты Х18 с выхода счетчика 13. На выходе регистра 18 появляется код Х18 текущей частоты генератора 1. Одновременно начинается формирование очередного кода частоты за отрицательный полупериод. Через первый вход элемента И 10 импульсы генератора 33 поступают счетный вход счетчика 14, на выходе которого формируется очередной код частоты. Его формирование завершается с появлением следующей положительной полуволны напряжения, когда вновь появляется сигнал на выходе ограничителя-формирователя 5, который подготавливает элемент И 9 по второму входу. По фронту этого же сигнала формирователь коротких импульсов 6 выдает импульс, которым кратковременно открывается ключ 17 и импульсом через элемент ИЛИ 29 записывается в регистр памяти 18 код частоты с выхода счетчика 14. Далее процесс формирования кода частоты генератора 1 повторяется, а на выходе регистра памяти 18 постоянно присутствует код Х18 текущей частоты.When a negative half-wave voltage of generator 1 appears, the signal at the output of limiter-former 5 disappears, and a signal appears at the output of inverter 8, which prepares element AND 10 at the second input. Along the edge of the pulse from the output of inverter 8, the short pulse shaper 7 produces a pulse. This pulse resets counter 14 and briefly opens switch 16, which connects the output of counter 13 to the input of register 18. The same pulse from the output of driver 7 is supplied through OR element 29 to the write input of register 18, into which the code of the current frequency X18 from the output of counter 13 is written. At the output of register 18, code X18 of the current frequency of generator 1 appears. At the same time, the formation of the next frequency code for the negative half-cycle begins. Through the first input of element AND 10, the pulses of the generator 33 arrive at the counting input of the counter 14, at the output of which the next frequency code is generated. Its formation is completed with the appearance of the next positive half-wave of voltage, when the signal again appears at the output of the limiter-former 5, which prepares the AND element 9 at the second input. Along the edge of the same signal, the short pulse shaper 6 produces a pulse, which briefly opens the key 17 and with a pulse through the OR element 29 the frequency code from the output of the counter 14 is written into the memory register 18. Next, the process of generating the frequency code of generator 1 is repeated, and at the output of the memory register 18 Code X18 of the current frequency is constantly present.
Вместе с тем осуществляется анализ изменения нагрузки по коду мощности на выходе датчика 35. После появления сигнала на шине ПУСК 32 на выходах регистров памяти 19 и 20 присутствует нулевой код. При появлении первого импульса на выходе делителя 34 в регистр 20 переписывается нулевой код, а в регистр 19 с выдержкой времени, заданной элементом задержки 36, код мощности. При втором и последующих импульсах с выхода делителя 34 в регистр 20 осуществляется перезапись кода мощности в предыдущий момент времени с выхода регистра 19, а в регистр 19 записывается код мощности в текущий момент времени с выхода датчика 35. В результате на выходе регистра 20 постоянно присутствует код мощности в предыдущий момент времени, который подается на вход уменьшаемого вычитателя 24, а на выходе регистра 19 постоянно устанавливается код мощности в последующий момент, который поступает на вход вычитаемого вычитателя 24. На выходе вычитателя 24 в течение всей работы электроагрегата присутствует код величины изменения мощности нагрузки, который поступает на первый вход компаратора 22.At the same time, the load change is analyzed according to the power code at the output of sensor 35. After the signal appears on the START bus 32, a zero code is present at the outputs of memory registers 19 and 20. When the first pulse appears at the output of divider 34, a zero code is rewritten into register 20, and a power code is rewritten into register 19 with a time delay specified by delay element 36. During the second and subsequent pulses from the output of the divider 34 to register 20, the power code at the previous time from the output of register 19 is rewritten, and the power code at the current time from the output of sensor 35 is written to register 19. As a result, the code is constantly present at the output of register 20 power at the previous moment of time, which is supplied to the input of the reduced subtractor 24, and at the output of the register 19 the power code is constantly set at the next moment, which is supplied to the input of the subtracted subtractor 24. At the output of the subtractor 24, during the entire operation of the electric unit there is a code for the amount of change in load power , which arrives at the first input of comparator 22.
Если в процессе работы электроагрегата величина изменения нагрузки соответствует контролируемой, то код на первом входе компаратора 22 совпадает с кодом на выходе задающего регистра 27, поданным на второй вход компаратора 22. При этом появляется сигнал на выходе РАВНО компаратора 22, который переводит RS-триггер 25 в единичное состояние. Сигнал с прямого выхода RS-триггера 25 подготавливает элемент И 11 по первому входу и через его на счетный вход счетчика 15 начинают поступать импульсы с выхода генератора 33, формируя на выходе счетчика 15 код времени переходного процесса, который поступает на первый вход числового компаратора 23. Когда это время превышает нормативное временя, код которого установлен на выходе задатчика 28 и подан на второй вход компаратора 23, появляется сигнал Х23 на выходе БОЛЬШЕ компаратора 23 (фиг. 3). Этот сигнал Х23 подготавливает элемент И 12 по первому входу. На вход первого адреса блока памяти 30 поступает код текущего значения мощности и на их выходах появляется код Х30 (фиг. 3) эталонной частоты соответствующей данной мощности с учетом наклона регуляторной характеристики, допустимой нестабильности частоты и характеру изменения нагрузки (сброс или наброс).If during operation of the electric unit the magnitude of the load change corresponds to the controlled one, then the code at the first input of the comparator 22 coincides with the code at the output of the master register 27, applied to the second input of the comparator 22. In this case, a signal appears at the output EQUAL of the comparator 22, which switches the RS trigger 25 into a single state. The signal from the direct output of the RS trigger 25 prepares the AND element 11 at the first input and through it, pulses from the output of the generator 33 begin to arrive at the counting input of the counter 15, forming a transient process time code at the output of the counter 15, which is supplied to the first input of the numerical comparator 23. When this time exceeds the standard time, the code of which is set at the output of the controller 28 and applied to the second input of the comparator 23, signal X23 appears at the output MORE of the comparator 23 (Fig. 3). This signal X23 prepares element AND 12 at the first input. The input of the first address of the memory block 30 receives the code of the current power value and the code X30 (Fig. 3) of the reference frequency appears at their outputs corresponding to a given power, taking into account the slope of the regulatory characteristic, permissible frequency instability and the nature of the load change (reset or surge).
Если происходит наброс нагрузки (фиг. 3 интервал времени t0 - t1), то код мощности в предыдущий момент времени, поступающий с регистра 20 на вход уменьшаемого вычитателя 24, меньше кода мощности в последующий момент времени, поступающий с выхода регистра 19 на вход вычитаемого вычитателя 24. Поэтому появляется сигнал Х24(1) на выходе признака положительной разности вычитателя 24, переводящий RS-триггер 40 в единичное состояние, который подготавливает сигналом Х40(1) по первому входу элемент И 38. Одновременно на вход второго адреса блока памяти 30 с вычитателя 24 подается код «01» и с его выхода код Х30 эталонной частоты поступает на второй вход компаратора 21.If a load surge occurs (Fig. 3, time interval t 0 - t 1 ), then the power code at the previous time, coming from register 20 to the input of the reduced subtractor 24, is less than the power code at the subsequent time, coming from the output of register 19 to the input subtractor 24. Therefore, the signal X24 (1) appears at the output of the positive difference sign of the subtractor 24, which transfers the RS-trigger 40 to a single state, which prepares the AND element 38 with the signal X40 (1) at the first input. At the same time, to the input of the second address of the memory block 30 from subtractor 24 the code “01” is sent and from its output the code X30 of the reference frequency arrives at the second input of comparator 21.
При вхождении частоты в зону допустимой нестабильности по истечении нормативного времени, когда элемент И 12 уже подготовлен по первому входу, появляется сигнал Х21(1) на выходе БОЛЬШЕ компаратора 21. Сигнал Х21(1) проходит через элементы И 38 и ИЛИ 37 на вход формирователя коротких импульсов 41, который выдает импульс Х41, проходящий через элемент И 12 и переводящий RS-триггер 26 в единичное состояние. Сигнал Х26 с прямого выхода RS-триггера 26 подается на индикатор 31, который указывает на несоответствие времени восстановления при набросе нагрузки требованиям стандарта.When the frequency enters the zone of permissible instability after the expiration of the standard time, when element AND 12 is already prepared at the first input, signal X21 (1) appears at the output MORE of comparator 21. Signal X21 (1) passes through elements AND 38 and OR 37 to the input of the shaper short pulses 41, which produces a pulse X41, passing through the AND element 12 and transferring the RS trigger 26 to a single state. The X26 signal from the direct output of the RS trigger 26 is supplied to the indicator 31, which indicates a discrepancy between the recovery time when loading the load and the requirements of the standard.
При вхождении частоты в зону допустимой нестабильности до истечения нормативного времени (фиг.4) сигнал Х23 на первом входе элемента И 12 отсутствует и сигнал Х41 с выхода формирователя 41 не проходит, а индикатор 31 выключен.When the frequency enters the zone of permissible instability before the expiration of the standard time (Fig. 4), the signal X23 at the first input of the element AND 12 is absent and the signal X41 from the output of the driver 41 does not pass, and the indicator 31 is turned off.
Если происходит сброс нагрузки (фиг. 3 интервал времени t2 - t3), то код мощности в предыдущий момент времени, поступающий с регистра 20 на вход уменьшаемого вычитателя 24, больше кода мощности в последующий момент времени, поступающий с выхода регистра 19 на вход вычитаемого вычитателя 24. Поэтому появляется сигнал Х24(2) на выходе признака отрицательной разности вычитателя 24 и переводит RS-триггер 40 в нулевое состояние, который сигналом Х40(2) подготавливает по первому входу элемент И39. Одновременно на вход второго адреса блока памяти 30 поступает код «10» и с его выхода код Х30 эталонной частоты поступает на второй вход компаратора 21.If load shedding occurs (Fig. 3 time interval t 2 - t 3 ), then the power code at the previous time, coming from register 20 to the input of the reduced subtractor 24, is greater than the power code at the subsequent time, coming from the output of register 19 to the input subtractor 24. Therefore, signal X24 (2) appears at the output of the negative difference sign of subtractor 24 and transfers the RS trigger 40 to the zero state, which, with signal X40 (2), prepares element I39 at the first input. At the same time, code “10” is received at the input of the second address of memory block 30 and from its output code X30 of the reference frequency arrives at the second input of comparator 21.
Если частота вошла в зону допустимой нестабильности по истечении нормативного времени после сброса нагрузки, и элемент И 12 подготовлен по первому входу сигналом с выхода компаратора 23 то, при появлении сигнала Х21(2) на выходе МЕНЬШЕ компаратора 21 он проходит через элементы И39 и ИЛИ 37 на вход формирователя 41. При этом импульс Х41 с выхода формирователя 41, проходит через элемент И 12 и переводит RS-триггер 26 в единичное состояние. Сигнал Х26 с прямого выхода RS-триггера 26 подается на индикатор 31, который указывает на необходимость подстройки регулятора частоты.If the frequency has entered the zone of permissible instability after the expiration of the standard time after load shedding, and element AND 12 is prepared at the first input by a signal from the output of comparator 23, then when signal X21 (2) appears at the output LESS than comparator 21, it passes through elements I39 and OR 37 to the input of the driver 41. In this case, the X41 pulse from the output of the driver 41 passes through the AND element 12 and turns the RS trigger 26 into a single state. Signal X26 from the direct output of RS trigger 26 is supplied to indicator 31, which indicates the need to adjust the frequency controller.
Когда регулятор имеет должную настройку, время восстановления частоты 1 меньше нормативного времени tВЭ (фиг. 4). Поэтому к моменту появления сигнала Х21(2) на выходе компаратора 21, сигнал Х23 на выходе компаратора 23 отсутствует, а элемент И 12 закрыт по первому входу. Импульс Х41 с выхода формирователя 41 не проходит через элемент И 12 и индикатор 31 не включается.When the regulator is properly adjusted, the recovery time of frequency 1 is less than the standard time t VE (Fig. 4). Therefore, by the time signal X21 (2) appears at the output of comparator 21, signal X23 is absent at the output of comparator 23, and element AND 12 is closed at the first input. Pulse X41 from the output of driver 41 does not pass through element AND 12 and indicator 31 does not turn on.
Таким образом, устройство позволяет в процессе работы электроагрегата оценивать время восстановления частоты при фиксированной ступени наброса или сброса нагрузки без проведения стендовых испытаний.Thus, the device allows, during the operation of an electrical unit, to estimate the frequency recovery time at a fixed stage of load surge or load shedding without conducting bench tests.
Источники информацииInformation sources
1. Сугаков В. Г., Хватов О.С. Основы автоматического регулирования выходных электрических параметров автономных источников электрической энергии. Часть 1. Автоматическое регулирование частоты автономных источников электрической энергии: Учебное пособие. Кстово, НВВИКУ, 2008.1. Sugakov V.G., Khvatov O.S. Fundamentals of automatic regulation of output electrical parameters of autonomous sources of electrical energy. Part 1. Automatic frequency control of autonomous sources of electrical energy: Textbook. Kstovo, NVVIKU, 2008.
2. Сугаков В. Г., Хватов О.С. Системы автоматического регулирования параметров судовых электростанций. Часть 1. Автоматическое регулирование частоты судовых источников электрической энергии. Учебное пособие для студентов (курсантов) специальности 180404. Н. Новгород, Издательство ФГОУ «ВГАВТ», 2010.2. Sugakov V.G., Khvatov O.S. Systems for automatic control of parameters of ship power plants. Part 1. Automatic frequency control of ship electrical energy sources. Textbook for students (cadets) of specialty 180404. N. Novgorod, Publishing House of the Federal State Educational Institution “VGAVT”, 2010.
3. Авторское свидетельство СССР № 632022, кл. Н 02 Н 3/44, 1977.3. Copyright certificate of the USSR No. 632022, class. N 02 N 3/44, 1977.
4. Авторское свидетельство СССР № 1260885, кл. G 01 R 31/34, 1985.4. Copyright certificate of the USSR No. 1260885, class. G 01 R 31/34, 1985.
5. Устройство допускового контроля времени восстановления частоты Описание к патенту на изобретение № 2787747, кл. G 01 R 31/34, 2023.5. Device for tolerance control of frequency recovery time Description of patent for invention No. 2787747, cl. G 01 R 31/34, 2023.
Claims (1)
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2820839C1 true RU2820839C1 (en) | 2024-06-10 |
Family
ID=
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4683437A (en) * | 1986-06-06 | 1987-07-28 | Motorola, Inc. | Frequency subtractor |
| RU2631862C1 (en) * | 2016-10-27 | 2017-09-27 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Волжский государственный университет водного транспорта" (ФГБОУ ВО ВГУВТ) | Voltage corrector |
| RU2643155C1 (en) * | 2016-12-12 | 2018-01-31 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Волжский государственный университет водного транспорта" (ФГБОУ ВО ВГУВТ) | Voltage quality corrector |
| RU2787747C2 (en) * | 2020-12-17 | 2023-01-12 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Волжский государственный университет водного транспорта" (ФГБОУ ВО ВГУВТ) | Device for prestart check of frequency recovery time |
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4683437A (en) * | 1986-06-06 | 1987-07-28 | Motorola, Inc. | Frequency subtractor |
| RU2631862C1 (en) * | 2016-10-27 | 2017-09-27 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Волжский государственный университет водного транспорта" (ФГБОУ ВО ВГУВТ) | Voltage corrector |
| RU2643155C1 (en) * | 2016-12-12 | 2018-01-31 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Волжский государственный университет водного транспорта" (ФГБОУ ВО ВГУВТ) | Voltage quality corrector |
| RU2787747C2 (en) * | 2020-12-17 | 2023-01-12 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Волжский государственный университет водного транспорта" (ФГБОУ ВО ВГУВТ) | Device for prestart check of frequency recovery time |
| RU2793860C1 (en) * | 2022-11-01 | 2023-04-07 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Волжский государственный университет водного транспорта" (ФГБОУ ВО ВГУВТ) | Device for tolerance control of transient frequency deviation |
| RU2795501C1 (en) * | 2022-11-16 | 2023-05-04 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Волжский государственный университет водного транспорта" (ФГБОУ ВО ВГУВТ) | Device for tolerance control of steady frequency deviation |
| RU2799658C1 (en) * | 2023-04-10 | 2023-07-10 | Федеральное государственное бюджетное образовательное учреждение высшего образования Самарский государственный университет путей сообщения | Two-zone device for tolerance control of steady frequency deviation |
Non-Patent Citations (1)
| Title |
|---|
| Сугаков, В. Г. Устройство допускового контроля времени восстановления частоты электроагрегата / В. Г. Сугаков, И. И. Ягжов // Актуальные проблемы электроэнергетики : материалы VI Всероссийской (XXXIX Региональной) научно-технической конференции - Нижегородский государственный технический университет им. Р.Е. Алексеева, 2020. С. 126-131. * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05188096A (en) | Current detector of semiconductor controller for motor | |
| CA1205864A (en) | Gain switching device with reduced error for watt meter | |
| RU2820839C1 (en) | Bidirectional frequency recovery time tolerance control device | |
| RU2817045C1 (en) | Bidirectional frequency recovery time tolerance control device | |
| RU2819573C1 (en) | Bidirectional device for tolerance control of transient frequency deviation | |
| RU2787747C2 (en) | Device for prestart check of frequency recovery time | |
| US3931522A (en) | Period meter for reactors | |
| RU2793860C1 (en) | Device for tolerance control of transient frequency deviation | |
| RU2799658C1 (en) | Two-zone device for tolerance control of steady frequency deviation | |
| RU2795501C1 (en) | Device for tolerance control of steady frequency deviation | |
| US3652933A (en) | Apparatus for producing a signal when a selected phase relationship exists between two alternating current voltages of different frequencies | |
| SU847235A1 (en) | Stand for testing self-sustained electric power system | |
| RU2024888C1 (en) | Device for checking current protection equipment | |
| RU2014627C1 (en) | Bed for testing of d c electric machines with independent excitation under load | |
| SU174691A1 (en) | ELECTRONIC SIGNALIZER OF READINESS OF CONCRETE MIX | |
| SU1728955A1 (en) | Electric drive | |
| SU1444672A2 (en) | Device for converting root-mean-square value of electric signals | |
| SU1644296A1 (en) | Stand-alone power supply system | |
| SU900193A1 (en) | Phase method of forming adjusting actions for separate balancing of compensating bridge measuring circuits and device for realization thereof | |
| SU1511718A1 (en) | Device for monitoring current protection apparatus | |
| JP2010074943A (en) | Method and device for detecting individual operation | |
| SU841102A1 (en) | Device for monitoring amplitude range of signal | |
| SU531230A1 (en) | Generator sync device | |
| SU1636810A1 (en) | Power supply testing device | |
| SU1095339A1 (en) | Device for automatic control of frequency and active power |