RU2820337C1 - Устройство синхронизации на основе матричной обработки и децимации рекуррентной последовательности - Google Patents

Abstract

Изобретение относится к радиотехнике, а именно к устройствам для синхронизации приемника с передатчиком с помощью принятых кодовых сигналов, и предназначено для передачи цифровой информации. Технический результат заключается в повышении вероятности правильной синхронизации при снижении качества канала связи, а именно повышении вероятности одиночных независимых ошибок. Технический результат достигается за счет применения параллельной обработки сигнала на приеме, нормально децимированного с различными индексами. Для этого устройство синхронизации дополнительно содержит Q групп модулей задержки на h тактов, каждая из которых включает по q=1…Q модулей задержки на h тактов, модуль логического сумматора и блок формирования частот. 4 ил.

Description

Область техники

Изобретение относится к радиотехнике, а именно к устройствам для синхронизации приемника с передатчиком с помощью принятых кодовых сигналов и предназначено для передачи цифровой информации.

В области передачи цифровой информации существует проблема, связанная с функционированием устройств цикловой синхронизации (циклового фазирования) приемника и передатчика с высокой вероятностью пропуска синхросигнала (синхропосылки) при снижении качества канала связи, а именно при повышении вероятности появления ошибок в канале связи [Когновицкий О.С. Теория, методы и алгоритмы решения задач в телекоммуникациях на основе двойственного базиса и рекуррентных последовательностей: дис. д-ра техн. наук: 05.12.13. – СПбГУТ, 2011. – 427 с., С. 253–256].

Децимацией (прореживанием) при обработке дискретных сигналов называют уменьшение частоты дискретизации дискретного во времени сигнала путем прореживания его отсчетов (численных значений напряжения сигнала в определенный момент времени) [Антипов В.Н., Горяинов В.Т., Кулин А.Н., и др. Радиолокационные станции с цифровым синтезированием апертуры антенны. – М.: Радио и связь, 1988. – С. 42-43. – 304 с.].

Нормальной децимацией рекуррентной последовательности (РП) называют такую децимацию, в результате которой получается РП такого же порядка [Сарвате Д.В., Персли М.Б. Взаимно-корреляционные свойства псевдослучайных и родственных последовательностей // ТИИЭР, т. 68, № 5, май 1980. – С. 59-88].

Процесс цикловой синхронизации (ЦС) приемника можно представить в виде следующей полной группы событий:

,

где – вероятность правильной синхронизации;

 – вероятность правильного выделения зачетного отрезка (ЗОТ);

– вероятность отсутствия (пропуска) синхронизации (синхросигнала);

 – вероятность неправильной синхронизации по сигналу синхропосылки с ошибками (ложной синхронизации, ложного фазирования).

При приеме синхросигнала, являющегося рекуррентной последовательностью, классическими методами с решением по «скользящему» ЗОТ одного модуля анализа РП определяется следующим выражением [Зюко А.Г., Кловский Д.Д., Коржик В.И., Назаров М.В. Теория электрической связи //Под ред. Кловского Д.Д. – М.: Радио и связь, 1998. – 432 с.]:

где – наибольшее целое число, не превосходящее .

– длина синхросигнала (РП);

– длина ЗОТ (безошибочная часть);

– величина порога счетчика совпадений модуля анализа РП;

– размер генератора РП (синхросигнала);

– вероятность ошибки в дискретном симметричном канале без памяти.

Параллельная обработка синхросигнала несколькими модулями анализа РП позволяет повысить помехоустойчивость системы ЦС в целом. Кроме того, реализация параллельной обработки РП с различными шагами выборки (децимации) позволяет существенно повысить за счет уменьшения . при анализе РП с индексом децимации можно определить по формуле:

где – длина ЗОТ (безошибочная часть) для модуля анализа РП с индексом децимации ;

– величина порога счетчика совпадений модуля анализа РП с индексом децимации .

Уровень техники

Известно изобретение «Устройство синхронизации рекуррентной последовательности с функцией исправления ошибок» по патенту RU №2486682, H04L 7/02, H04W 8/20, опубликовано 27.06.2013, содержащее соединенные первый ключ, блок сравнения, второй ключ, дешифратор и блок сложения. Недостатком данного аналога является сравнительно высокая вероятность пропуска синхропосылки при снижении качества канала связи, а именно повышении вероятности одиночных независимых ошибок.

Известно изобретение «Устройство синхронизации рекуррентной последовательностью с функцией выделения зачетных импульсов в скользящем окне» по патенту RU №2553089, H04L 7/02, опубликовано 10.06.2015, содержащее соединенные первый ключ, блок сравнения, второй ключ, дешифратор и линии задержки. Недостатком данного аналога является сравнительно высокая вероятность пропуска синхросигнала при снижении качества канала связи, а именно повышении вероятности одиночных независимых ошибок.

Наиболее близким к изобретению является «Устройство синхронизации на основе матричной обработки рекуррентной последовательности» по патенту RU №2803318, H04L 7/02, опубликовано 12.09.2023, содержащее соединенные первый и второй ключи, первую и вторую одноканальные линии задержки на k бит (символов), первую и вторую сопровождающие матрицы, дешифратор, счетчик с порогом на m подряд поступающих логических «1» и блок сравнения.

Принцип работы устройства-прототипа заключается в следующем. Изначально устройство синхронизации работает в последовательно-параллельном режиме. Первый ключ замкнут, второй – разомкнут. Входной сигнал (комбинация бит или символов) на текущем такте работы устройства синхронизации (t) последовательно через первый ключ поступает на первую одноканальную линию задержки (ОЛЗ) и записывается в ее регистры, далее, значения с k регистров первой ОЛЗ поступают в первую сопровождающую матрицу, где вычисляются значения регистров первой ОЛЗ на следующем такте работы (t + 1), которые затем поступают на вход блока сравнения и вход второй сопровождающей матрицы, где вычисляется значение регистров первой ОЛЗ на (t + 2) такте работы устройства синхронизации. Значения, вычисленные во второй сопровождающей матрице, поступают на вход второй ОЛЗ, где они сохраняются на один такт. На следующем такте работы (t + 1) на вход блока сравнения поступят цифровые символы с регистров первой ОЛЗ с выхода второй ОЛЗ и выхода первой сопровождающей матрицы, которые совпадут в случае, если во входном сигнале нет ошибок. При совпадении входных сигналов на выходе схемы сравнения появится логический сигнал «1», подающийся на вход счетчика с порогом на m подряд последовательно поступающих логических «1», который в случае накопления m подряд логических «1» размыкает первый ключ и замыкает второй ключ. Таким образом устройство переходит в параллельно-параллельный режим работы, а именно цифровые символы с регистров первой ОЛЗ поступают на первую сопровождающую матрицу, где вычисляются состояния регистров первой ОЛЗ на следующем такте, которые затем через второй ключ записываются в соответствующие регистры первой ОЛЗ и также поступают на вход дешифратора. В случае совпадения поступившей на вход дешифратора кодовой комбинации с комбинацией дешифратора выделяется сигнал цикловой синхронизации, являющийся результатом работы устройства и переводящий устройство в исходное состояние (замыкает первый ключ и размыкает второй ключ).

Существенным недостатком устройства-прототипа является сравнительно высокая вероятность пропуска синхропосылки на дискретном симметричном канале связи с одиночными независимыми ошибками из-за отсутствия механизма, обеспечивающего снижение вероятности появления ошибок.

Технической проблемой является высокая вероятность пропуска синхропосылки на дискретном симметричном канале связи с одиночными независимыми ошибками из-за отсутствия механизма, обеспечивающего снижение вероятности появления ошибок.

Техническим результатом является повышение вероятности правильной синхронизации (снижение вероятности пропуска синхропосылки) за счет применения механизма, осуществляющего нормальные децимации (выборки) из синхросигнала с индексами и обеспечивающего получение групп децимированных синхопосылок по синхропосылок в каждой, в одной из которых вероятность появления ошибок может быть значительно ниже .

Техническая проблема решается за счет использования Q групп полученных на основе устройства-прототипа модулей анализа РП, каждая из которых включает по q = 1…Q модулей анализа РП для нормальной децимации с соответствующим индексом q = 1…Q, и введения Q групп модулей задержки (МЗ) на h тактов, каждая из которых включает по q = 1…Q МЗ на h тактов, модуля логического сумматора и блока формирования частот, соединения выхода второго ключа модуля анализа РП с индексом децимации q со входами дешифраторов q модулей анализа РП с индексом децимации q, выхода дешифратора с информационным входом МЗ на h тактов, выхода МЗ на h тактов со входом модуля логического сумматора, выхода модуля логического сумматора с первым управляющим входом МЗ на h тактов и управляющим входом первого ключа модуля анализа РП, первого выхода блока формирования частот с управляющими входами первой и второй ОЛЗ на k бит (символов) модуля анализа РП с индексом децимации 1 (без децимации) и вторыми управляющими входами МЗ на h тактов, q = 2…Q выхода блока формирования частот с управляющими входами первой и второй ОЛЗ на k бит (символов) модуля анализа РП с индексом децимации q = 2…Q.

Раскрытие изобретения

Задачей изобретения является создание устройства синхронизации на основе матричной обработки и децимации рекуррентной последовательности, расширяющего возможность применения каналов связи cо сравнительно высокой вероятностью появления одиночных независимых ошибок, при сохранении точности синхронизации, защиты от ложной синхронизации и пропуска синхросигнала.

Эта задача решается тем, что использованы Q групп модулей анализа РП, каждая из которых включает по q = 1…Q модулей анализа РП для децимации с соответствующим индексом q = 1…Q, являющихся устройствами-прототипами, содержащими соединенные первый и второй ключи, первую и вторую ОЛЗ на k бит (символов), счетчик с порогом на m подряд поступающих логических «1», первую и вторую сопровождающие матрицы, блок сравнения и дешифратор, дополненными введением Q групп МЗ на h тактов, каждая из которых включает по q = 1…Q МЗ на h тактов, модуля логического сумматора и блока формирования частот. При этом выполнены соединения выхода второго ключа модуля анализа РП с индексом децимации q со входами дешифраторов q модулей анализа РП с индексом децимации q, выхода дешифратора с информационным входом МЗ на h тактов, выхода МЗ на h тактов со входом модуля логического сумматора, выхода модуля логического сумматора с первым управляющим входом МЗ на h тактов и управляющим входом первого ключа модуля анализа РП, первого выхода блока формирования частот с управляющими входами первой и второй ОЛЗ на k бит (символов) модуля анализа РП с индексом децимации 1 (без децимации) и вторыми управляющими входами МЗ на h тактов, q = 2…Q выхода блока формирования частот с управляющими входами первой и второй ОЛЗ на k бит (символов) модуля анализа РП с индексом децимации q = 2…Q.

Первый ключ представляет собой двувходовый двунаправленный ключ, выполненный на МОП транзисторах р-типа, управляемых сигналами, поступающими на вход С ключа (тип ИМС: 564КТ3).

Первая и вторая ОЛЗ на k бит выполнены на универсальном регистре сдвига с последовательным вводом с последовательной или параллельной записью и последовательным или параллельным выводом считыванием, первый разряд которого является JK-триггером, а остальные разряды построены на D-триггерах, равной времени прохождения k бит с тактовой частотой (тип ИМС: 564ИР9).

Второй ключ представляет собой k двувходовых двунаправленных ключей, выполненных на МОП транзисторах р-типа, управляемых сигналами, поступающими на вход С (тип ИМС: 564КТ3).

Дешифратор сигналов представляет собой логические двухвходовые элементы, реализующие функцию «ИЛИ-НЕ» (тип ИМС: 564ЛЕ5), логические двухвходовые элементы, реализующие функцию «И-НЕ» (тип ИМС: 564ЛА7) и двухступенчатый синхронный D-триггер (тип ИМС: 564ТМ2).

Счетчик с порогом на m подряд поступающих «1» представляет собой логические двухвходовые элементы, реализующие функцию «ИЛИ-НЕ» (тип ИМС 564ЛЕ5), логические двухвходовые элементы, реализующие функцию «И-НЕ» (тип ИМС: 564ЛА7) и четырехразрядный двоичный счетчик (тип ИМС: 564ИЕ10).

Первая и вторая сопровождающие матрицы представляют собой совокупности двухвходовых схем сложения по mod 2 (тип ИМС: 564ЛП2) в соответствии с заданным характеристическим многочленом.

Блок сравнения представляет собой k двухвходовых схем сложения по mod 2 (тип ИМС: 564ЛП2) и логические двухвходовые элементы, реализующие функцию «ИЛИ-НЕ» (тип ИМС: 564ЛЕ5).

Модуль задержки на h тактов представляет собой универсальный регистр сдвига с последовательным вводом и последовательным выводом, первый разряд которого является JK-триггером, а остальные разряды построены на D-триггерах, равной времени прохождения t бит с тактовой частотой (тип ИМС: 564ИР9).

Модуль логического сумматора представляет собой совокупность логических двухвходовых элементов, реализующих функцию «ИЛИ» (тип ИМС: 564ЛЕ5).

Блок формирования частот представляет собой делитель тактовой частоты, состоящий из группы последовательно включенных логических элементов, каждый из которых представляет собой счетчик-делитель на 8 с дешифратором состояний, выполненный на регистре сдвига с перекрестной обратной связью (тип ИМС: 564ЛЕ9). (Цифровые и аналоговые интегральные микросхемы: справочник / С.В. Якубовский, Л.И. Ниссельсон, В.И. Кулешова и др.; Под ред. С.В. Якубовского. – М.: Радио и связь, 1990. – 496 с.: ил.)

Перечисленная новая совокупность существенных признаков обеспечивает снижение вероятности пропуска синхросигнала на каналах связи cо сравнительно высокой вероятностью появления одиночных независимых ошибок и как следствие повышение вероятности правильной синхронизации за счет параллельной обработки сигнала на приеме, нормально децимированного с различными индексами.

Проведенный анализ уровня техники позволил установить, что аналоги, характеризующиеся совокупностью признаков, тождественных всем признакам заявленного технического решения, отсутствуют, что указывает на соответствие условию патентоспособности «новизна».

Результаты поиска известных решений в данной и смежных областях техники с целью выявления признаков, совпадающих с отличительными от прототипа признаками заявленного объекта, показали, что они не следуют явным образом из уровня техники. Из уровня техники также не выявлена известность влияния предусматриваемых существенными признаками заявленного изобретения преобразований на достижение указанного технического результата. Следовательно, заявленное изобретение соответствует условию патентоспособности «изобретательский уровень».

Описание чертежей

Заявляемое устройство поясняется чертежами:

фиг. 1 – структурная схема приемной стороны устройства синхронизации на основе матричной обработки и децимации рекуррентной последовательности.

фиг. 2 – структурная схема модуля анализа РП, полученного на основе устройства-прототипа.

фиг. 3 – пример децимаций с индексами q = 2 и q = 3 рекуррентной последовательности, полученной на основе неприводимого полинома .

фиг. 4 – экспериментальные зависимости от p при приеме синхросигнала, являющейся М-последовательностью полинома (, максимальный индекс децимации Q = 3).

Предложенное устройство содержит: модуль логического сумматора (11), блок формирования частот (12), Q групп модулей задержки на h тактов (4), каждая из которых включает по q = 1…Q модулей задержки на h тактов, Q групп модулей анализа РП (3), каждая из которых включает по q = 1…Q модулей анализа РП для децимации соответствующим индексом q = 1…Q, каждый из которых состоит из первого ключа (1), первой ОЛЗ на k бит (символов) (2), второго ключа (5), дешифратора (6), счетчика с порогом на m подряд поступающих «1» (7), первой сопровождающей матрицы (8), второй сопровождающей матрицы (9), второй ОЛЗ на k бит (символов) (10) и блока сравнения (13). К выходу из канала связи подключены Q групп модулей анализа РП (3), каждая из которых включает по q = 1…Q модулей анализа РП для децимации соответствующим индексом q = 1…Q. В рамках каждого модуля анализа РП (3) сигнал из канала связи поступает последовательно на первый ключ (1), первую ОЛЗ на k бит (символов) (2), вход которой соединен с выходом второго ключа (5) и дешифратором (6), вход первой сопровождающей матрицы (8) соединен с выходом первой ОЛЗ на k бит (символов) (2), а выход соединен с информационным входом второго ключа (5), первым информационным входом блока сравнения (13) и входом второй сопровождающей матрицы (9), выход которой соединен со второй ОЛЗ на k бит (символов) (10), соединенной со вторым информационным входом блока сравнения (13), вход счетчик с порогом на m подряд поступающих логических «1» (7) соединен с выходом блока сравнения (13), а выход соединен с управляющим входом первого ключа (1) и вторым управляющим входом второго ключа (5), а также введены Q групп МЗ на h тактов (4), каждая из которых включает по q = 1…Q МЗ на h тактов, модуль логического сумматора (11) и блок формирования частот (12), соединения выхода второго ключа (5) модуля анализа РП (3) с индексом децимации q со входами дешифраторов (6) q модулей анализа РП (3) с индексом децимации q, выхода дешифратора (6) с информационным входом МЗ на h тактов (4), выхода МЗ на h тактов (4) со входом модуля логического сумматора (11), выхода модуля логического сумматора (11) с первым управляющим входом МЗ на h тактов (4) и управляющим входом первого ключа (1) модуля анализа РП (3), первого выхода блока формирования частот (12) с управляющими входами первой (2) и второй (10) ОЛЗ на k бит (символов) модуля анализа РП (3) с индексом децимации 1 (без децимации) и вторыми управляющими входами МЗ на h тактов (4), q = 2…Q выхода блока формирования частот (12) с управляющими входами первой (2) и второй (10) ОЛЗ на k бит (символов) модуля анализа РП (3) с индексом децимации q = 2…Q.

Размер ОЛЗ (k) устанавливают равным размеру генератора (линейно рекуррентного регистра), формирующего синхросигнал на передаче. Размер генератора выбирается исходя из требований к устройству синхронизации в аппаратуре передачи данных, например, время вхождения в синхронизм.

Величина m счетчика с порогом на m подряд поступающих «1» выбирается в соответствии с требованиями, предъявляемыми к величине в условиях помеховой обстановки в канале связи, но не менее, чем 1. В большинстве случаев величину m устанавливают сопоставимой с размером ОЛЗ (k). Величина m может выбираться как одинаковой для всех модулей анализа РП, так и различной (в таком случае определяют , q = 1…Q).

Максимальный индекс децимации (Q) устанавливают исходя из условий: Q ≤ k, достаточности для анализа длинны получаемой после децимации РП и допустимой структурной сложности устройства синхронизации.

Величину задержки (h) РП устанавливают исходя из фактического сдвига фазы РП, полученной после децимации, относительно исходной РП (фиг. 3), проходящей через соответствующий модуль задержки на h тактов.

Промышленное применение изобретения обусловлено тем, что оно может быть осуществлено с помощью современной элементной базы с достижением указанного в изобретении назначения.

Экспериментальная проверка характеристик устройства синхронизации на основе матричной обработки рекуррентной последовательности была выполнена на ЭВМ в среде объектно-ориентированного программирования RStudio на языке программирования R и дала положительный результат. При моделировании 10 000 повторений выявлено, что экспериментальные зависимости вероятности правильной синхронизации () от вероятности ошибки в дискретном симметричном канале без памяти (p) для заявляемого устройства показывают выигрыш по вероятности относительно подобных зависимостей для устройства-прототипа (фиг. 4). Следовательно, при фиксировании требований к вероятности правильной синхронизации () заявляемое устройство позволяет устанавливать цикловую синхронизацию на каналах связи с большей вероятностью появления одиночных независимых ошибок.

Принцип работы предложенного устройства заключается в следующем. К дискретному каналу связи подключены Q групп модулей анализа РП (3), каждая из которых включает по q = 1…Q модулей анализа РП для децимации соответствующим индексом q = 1…Q. Изначально каждый из модулей анализа РП (3) работает в последовательно-параллельном режиме. В каждом модуле анализа РП (3) первый ключ (1) замкнут, второй (5) – разомкнут. Входной сигнал (комбинация k единичных бит (символов)) на текущем такте работы устройства синхронизации (t) последовательно через первый ключ (1) поступает на первую ОЛЗ на k бит (символов) (2) и записывается в ее регистры, далее, значения с k регистров первой ОЛЗ (2) биты (символы) поступают в первую сопровождающую матрицу (8), где вычисляются значения регистров первой ОЛЗ на k бит (символов) (2) на следующем такте работы (t + 1), которые затем поступают на вход блока сравнения (13) и вход второй сопровождающей матрицы (9), где вычисляется значение регистров первой ОЛЗ на k бит (символов) (2) на (t + 2) такте работы устройства синхронизации. Значения, вычисленные во второй сопровождающей матрице (9), поступают на вход второй ОЛЗ на k бит (символов) (10), где они сохраняются на один такт. На следующем такте работы (t + 1) на вход блока сравнения (13) поступят цифровые символы с выхода второй ОЛЗ на k бит (символов) (10) и выхода первой сопровождающей матрицы (8), которые совпадут в случае, если во входном сигнале нет ошибок. При совпадении входных сигналов на выходе схемы сравнения (13) появится логический сигнал «1», подающийся на вход счетчика с порогом на m подряд последовательно поступающих логических «1» (7), который в случае накопления m подряд логических «1» размыкает первый ключ (1) и замыкает второй ключ (5). Таким образом устройство переходит в параллельно-параллельный режим работы, а именно цифровые символы с регистров первой ОЛЗ на k бит (символов) (2) поступают на первую сопровождающую матрицу (8), где вычисляются состояния регистров первой ОЛЗ на k бит (символов) (2) на следующем такте, которые затем через второй ключ (5) записываются в соответствующие регистры первой ОЛЗ на k бит (символов) (2) и также поступают на входы дешифраторов (6) q-й группы модулей анализа РП (3). В случае совпадения поступившей на вход дешифратора (6) кодовой комбинации с комбинацией дешифратора (6) выделяется сигнал логической «1», являющийся результатом работы модуля анализа РП (3), который поступает на вход соответствующей линии задержки на h тактов (4) и далее на вход модуля логического сумматора (11). При поступлении на вход модуля логического сумматора (11) хотя бы одного сигнала логической «1» от модулей задержки на h тактов (4) модуль логического сумматора (11) формирует сигнал цикловой синхронизации, являющийся результатом работы устройства и переводящий устройство в исходное состояние (замыкает первый ключ (1) и размыкает второй ключ (5) каждого модуля анализа РП (3), а также производит сброс сигнала логической «1» во всех модулях задержки на h тактов (4)).

Продвижение сигналов логических «1» во всех модулях задержки на h тактов (4) осуществляется по сигналу тактовой частоты , поступающему от блока формирования частот (12). Продвижение и считывание сигналов в первой (2) и второй (10) ОЛЗ на k бит (символов) осуществляется по сигналу тактовой частоты (q = 1…Q), поступающему от блока формирования частот (12).

Изобретение за счет применения параллельной обработки сигнала на приеме, нормально децимированного с различными индексами, расширяет возможность использования каналов связи c различной частотой следования ошибок, при сохранении точности синхронизации, защиты от ложной синхронизации и пропуска синхросигнала. На фиг. 4 видно, что при фиксированной вероятности ошибки в двоичном симметричном канале связи (p) вероятность правильной синхронизации () для заявляемого устройства выше, чем для устройства-прототипа.

Claims (1)

1. Устройство синхронизации на основе матричной обработки (МО) и децимации рекуррентной последовательности (РП), состоящее из Q групп модулей анализа РП, каждая из которых включает по q = 1…Q модулей анализа РП для децимации c соответствующим индексом q = 1…Q, содержащих первый и второй ключи, первую и вторую одноканальные линии задержки (ОЛЗ) на k бит (символов), счетчик с порогом на m подряд поступающих логических «1», первую и вторую сопровождающие матрицы, блок сравнения и дешифратор, соединения выхода второго ключа со входом первой ОЛЗ и входом дешифратора, входа первой сопровождающей матрицы с выходом первой ОЛЗ, выхода первой сопровождающей матрицы с информационным входом второго ключа и первым информационным входом блока сравнения, входа второй сопровождающей матрицы с выходом первой сопровождающей матрицы, выхода второй сопровождающей матрицы со второй ОЛЗ, выхода второй ОЛЗ со вторым информационным входом блока сравнения, входа счетчика с порогом на m подряд поступающих логических «1» с выходом блока сравнения, выхода счетчика с порогом на m подряд поступающих логических «1» с управляющим входом первого ключа и вторым управляющим входом второго ключа, выхода первого ключа со вторым входом первой ОЛЗ, отличающееся тем, что дополнено введением Q групп модулей задержки (МЗ) на h тактов, каждая из которых включает по q = 1…Q МЗ на h тактов, модуля логического сумматора и блока формирования частот, соединения выхода второго ключа модуля анализа РП с индексом децимации q со входами дешифраторов q модулей анализа РП с индексом децимации q, выхода дешифратора с информационным входом МЗ на h тактов, выхода МЗ на h тактов со входом модуля логического сумматора, выхода модуля логического сумматора с первым управляющим входом МЗ на h тактов и управляющим входом первого ключа модуля анализа РП, первого выхода блока формирования частот с управляющими входами первой и второй ОЛЗ на k бит (символов) модуля анализа РП с индексом децимации 1 (без децимации) и вторыми управляющими входами МЗ на h тактов, q = 2…Q выхода блока формирования частот с управляющими входами первой и второй ОЛЗ на k бит (символов) модуля анализа РП с индексом децимации q = 2…Q.