JPS63195743A - 遷移の誤りを検出する装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は電子装置間の通信に関し、具体的にはディジタ
ル拳データの伝送中に誤りを検出する方法と装置に関す
る。

Ｂ、従来の技術 大型ディジタル・システムでは、あるサブシステムの状
況を別のサブシステムに伝達する信号が本物であること
がシステムの誤りのない動作にとってとくに重要である
。外部ソースおよびディジタル装置内で発生する切換過
渡電流からのノイズがディジタル働コンビニータ環境に
導入されることがよくある。同様に、ノイズは通信回線
にもしばしば導入され、こうしたノイズは人為的または
自然に環境内に生じる。ディジタル・システムでは、特
に、こうしたノイズはデータまたは命令として解釈され
、不正確な結果またはシステムの破局的な破壊を招くこ
とがある。したがって、送信された信号が実際に正確に
受信されたことを確認できることが重要である。

信号が正確に送信されたことを確認するために従来技術
では少なくとも３種の回路と方法が用いられてきた。１
つの方法では、検査を必要とする信号を１本だけのワイ
ヤではなく２本のワイヤを介して送る。すなわち、受信
側で両方の信号の単純な比較が行なえる。両方の受信信
号が異なっている場合、送信中に誤りが発生したのであ
り、適切な訂正動作が実施できる。

しばしば、ある種のシステムは信号をどちらかの方向に
引っ張る傾向にある。すなわち、そのシステムは、たと
えば、実際に信号の論理値が１のときに信号を論理値Ｏ
にしたり、またはその逆を行なったりする誤りの発生を
助長することがある。

こうしたシステムは、基本的２ワイヤ・システムの改良
型で、送信しようとする信号を取り出しそれと同時にそ
の信号の反転バージ日ンを送信することにより補償する
ことができる。こうした両方のシステムは、余分な信号
の送信用の追加線の使用が必要である。

当技術で周知の他の方法は、複数の信号を装置間で送信
するときに使用されるパリティ信号の送信である。こう
した信号のビットを加算して、ビット合計が偶数になる
かそれとも奇数になるかに応じてパリティ信号を生成し
、そのパリティ信号を検査が必要な信号と一緒に送信す
ることができる。

これらの信号の奇数個が誤りである場合、送信誤りが検
出できる。また、それにはパリティｅビットまたは信号
の送信用に別の専用線を使用することがしばしば必要で
ある。

実装上の拘束条件により、従来の誤り検出／訂正方式（
パリティ線など）がしばしば使用できなくなる。これら
の方式には冗長度を組み込むために追加ワイヤが必要で
あるが、それに利用できる余地がないことがしばしばで
あるためである。

第３の種類の誤り検出装置では、ただ１本のワイヤを使
用するが、余分の誤りコードが追加される。これらのシ
ステムでは、データの流れが一連の周期的時間スライス
に分割される。誤り検出フードが、各時間スライス内に
データに追加され、それが元のデータと一緒に送信され
る。それには追加される情報を収容できるようにコード
化信号の伝送速度をより速くすることが必要である。

これらのシステムは、それが組み込まれるシステムの性
能を低下させるという固有の欠点を持っている。たとえ
ば、時間スライスの期間よりも長ぃ時間に渡ってデータ
が安定しているシステムでは、たとえデータ遷移がなく
とも、各時間スライスの間に、新しい信号にコードを追
加して送られなければならない。すなわち、システムが
誤り検査を必要としていないときでさえ、こうした誤り
検査信号に回路時間とオーバーヘッドがかかる。

さらに、こうしたシテスムは、受信機と送信機を両方と
も同じ時間スライスに設定しなければならないので、本
当は非同期ではない。さらに、時間スライスの長さの選
択が通常は制限されている。

米国特許第４０２０２８２号では、高密度磁気記録とデ
ータ送信に適用可能なデータ処理システムが記載されて
いる。このシステムでは、ディジタル・データが多レベ
ル・ゼロ平均ワードに変換され、それらのワードはそれ
が表すビット数よりも多数の時間スロットを占有する。

信号スペクトルの電力密度を増加させたワードは、異な
るワード間の相違を表す。記録または送信の後、信号が
検出され、その合計がゼロとなるサンプルが占める時間
スロット中に発生する検出信号のサンプルの振幅特性に
したがって復号される。具体的には、そのシステムはす
べての４ビツト２進数を同じ数の１と０をもつ６ビツト
の列に変換する。

米国特許第４００７４２１号には、各非同期遷移が２ビ
ツト２進コードにコード化されるというシステムが記載
されている。非同期２進信号の連続する間隔で遷移が発
生したかどうかが検査され、各遷移が２ビツト２進コー
ド・ワードにコード化される。時間の所定の間隔内に２
つの遷移が発生すると、非同期信号が歪んでいることを
示す。最初の遷移に応答して第１のコード・ワードが生
成され、実際に発生した時間間隔内に最初の遷移が発生
したことを遠隔復号装置に知らせる。第２の遷移に応答
して第２のコード・ワードが生成され、第２の遷移が実
際に発生した時間間隔の直後の時間間隔中に、第２の遷
移が発生したことを遠隔復号装置に知らせる。極性情報
が周期的に復号装置に送信され、復号装置によって再生
された非同期信号の極性が元の非同期信号の極性と同じ
であることを保証する。

米国特許第３９３８０８５号では、それぞれが少なくと
もＬ個のメツセージｅビットを含む情報ビットならびに
その情報ビットに関連するパリティ・ビットから成る、
継続ビット列および反復ビット列を伝える、Ｌ段（Ｌは
コードの長さ）のシフト・レジスターを含むコード化手
段から成る送信ステーションが記載されている。継続ビ
ット列の場合は、Ｌ個のメツセージ・ビットがデータ拳
ソースによって供給され、反復ビット列の場合は、Ｌ個
のメツセージ・ビットがシフト・レジスターからコード
化手段にフィード・バックされる。受信ステーションで
は、継続ビット列の場合は、通常のやり方でコードにも
とづいてメツセージ−ビットが復号されるが、反復ビッ
ト列の場合は、以前に復号されたコードも考慮に入れて
復号が行なわれる。それらのビット列はＮ、ビットの接
頭部によって識別される。その場合、各ビット列は、（
Ｎ＋＋Ｌ）個の情報ビットから成る。

米国特許第３９０９７８４号では、情報は方程式Ｍ　ｎ
　＝ｘ　ｎ　＋　Ｔにしたがって配列されたパルスの形
で表される。ただし、ｎはコード番号、Ｍはコート番号
当すのパルス量、Ｔはパルス舎カウントの負の許容差、
Ｘは正の許容差である１パルスとパルス・カウントの負
の許容差の合計である。

Ｔ個のパルスの損失またはｘ−１個のパルスの利得に耐
えられるように、冗長パルスが追加される。

Ｃ０発明が解決しようとする問題点 本発明の目的は、冗長用追加線の使用を必要としない誤
り検出の方法と装置を提供することにある。

本発明の他の目的は、完全に非同期な誤り検査システム
を提供することにある。

本発明のさらに他の目的は、遷移に依存する誤り検出シ
ステムを提供することにある。

本発明のさらに他の目的は、周期的ではなく、遷移が発
生したときだけ信号をコード化すること・にある。

Ｄ６問題点を解決するための手段 本発明は、データ入力信号の各遷移に対して複数の所定
数の遷移を発生するコード化手段を有する。このコード
化手段の出力が伝送される。受信側では、上記所定数の
遷移に対して１つの遷移を発生するようにデコード（復
号）手段によってデコードされる。デコード手段には誤
り検出手段が結合され、上記所定数よりも少ないまたは
これよりも多い遷移を受け取った時に誤り信号が発生さ
れる。

本発明では、追加ワイヤを使用する代りに、同じワイヤ
上の信号に冗長遷移を導入することによって冗長度を組
み込む。例えば、遷移を２進「１」、遷移の不在を２進
「０」とみなす場合、本発明は各２進１を列ｒｌ−１−
ＩＪに置き換える。すなわち、本願で提案する発明は、
入力コード・ワード（単一ビット）をより長いコード・
ワード（３ビツト）に変換することによって誤り検出能
力をもたらす。

Ｅ、実施例 本発明にもとづく方法および装置では、第１の装置から
送信される信号が、時間冗長技術を用いてコード化され
る。第１図に示すように、元の信号Ｓを使って新しい信
号Ｓ°が生成される。本発明で採用される時間冗長技術
は、元の信号すなわち入力信号のすべての１の論理遷移
に対して出力（コード化）信号Ｓ″中に２つの追加論理
遷移を生成する。本願で説明する遷移とは、はぼすべて
のディジタル電子回路で発生する、論理１吠態と論理Ｏ
状態の間での変化のことである。本質的に、Ｓ上でのす
べての遷移は、Ｓ“上では連続する３個の遷移として反
映される。

一般論として１対３の遷移比率について考察するが、他
の比率を選択することもでき、それぞれ特定の環境で有
用である。奇数の比率を使うと、元の信号Ｓと送信され
た信号Ｓ°の最終的論理レベルが同じものになる。すな
わち、３対１の冗長度比率を使うと、元の信号の遷移が
上向き（低レベルから高レベルへ）の遷移の場合、コー
ド化信号の最終的遷移も上向きの遷移になる。このこと
はどんな奇数の比率にも当てはまる。しかし、偶数の比
率も、その比率を復号できるように復号回路を適切に改
造すれば使用できる。

第１図のＢでは、波形１０として示した入力信号Ｓは、
単一の下向き（高レベルから低レベルへ）の遷移１１を
もつ。出力Ｓｆでは、波形１０が３つの遷移をもつ波形
２０に変換される。３つの遷移とは下向き遷移１２、上
向き遷移１３および下向き遷移１４である。Ｃでは、元
のＳ信号３０の単一の上向き遷移３１が、新しい８１波
形４０の一部としての上向き遷移３２、下向き遷移３３
および上向き遷移３４から成る一連の３つの遷移に変形
される。

第２図はノイズのない信号である波形Ａを示す。

波形Ｂは、単一遷移が４２．４３および４４の３つの遷
移で置き換えられたコード化後の波形Ａの信号を示す。

波形Ｃは、波形Ｂに４５と４６で送信誤りが加わったも
のである。最後に、波形りは本発明によって復号される
信号を示す。波形りの５０の所でノイズを復号する試み
がそれ以上行なわれず、別個の誤り信号Ｅが生成される
ことに留意されたい。この信号を使って、他の回路をト
リガーして、信号を再構成したり、その再送信を試みる
ことができる。

本発明の回路は、システムの必要性と能力に応じて同期
的にも非同期的にも動作できる。非同期動作では、その
回路は、たとえばＵＡＲＴ　（汎用非同期送受信回路）
で使用されているようなある種の同期化プロトコルを必
要とする。このような場合、クロックまたはサンプリン
グ周波数は、データが送られる周波数の約４ないし８倍
である。

非同期システムでは、クロック速度はデータの遷移と同
じ速度になる。すなわち、以下の記載から明らかになる
ように、同期システムでは、コード化および復号回路の
クロック入力がシステム・クロックに結合される。

ＳからＳ′を生成する回路が第３図に示しである。当業
者ならすぐに気付くように、本発明に必要な３遷移冗長
コ一ド化信号を生成する他の回路も開発できる。

この回路は３つの基本要素、すなわち遅延回路６０と６
１および偶数パリティ回路６２を含む。

図のように、遅延回路ｅＯと６１はＤ型フリップ・フロ
ップ（ＦＦ）から構成されている。Ｄ型フリップ・フロ
ップは、各クロック自パルス（ｃＬＫ）時に、そのＤ入
力端７０と７２に入力された信号がその出力端７１と７
３に転送されるように機能する。２つの信号はそれぞれ
リード線７５と７６に印加され、リード線７４上の元の
信号と一緒に偶数パリティ回路６２に送られる。この回
路６２は排他的ＯＲ（ＸＯＲ）ゲートθ４と６６を含む
。

動作の際には、フリップ・フロップ６０と６１がＳの初
期値に初期設定される。コード化されるＳのパルスまた
は遷移が端子６３で受信され、排他的ＯＲゲート６４の
入力端８４ａおよびＤ型フリップ・フロップ６０の入力
ｒ１７０に供給される。

この説明では、Ｓの初期値は０と仮定する。

入力端６３で０から１への遷移がある場合、排他的ＯＲ
ゲートθ４の出力は高レベルになり、したがって排他的
ＯＲゲート８８の出力も高レベルになり、端子６８に最
初の遷移（この場合は０から１）が現われる。

フリップ・フロップ６０と６１のＣ入力端でそれぞれク
ロック入力を受け取ると、フリップ・フロップ６００Å
力端７０にある１がその出力端７１に転送され、さらに
フリップ・フロップ６１にある入力端７２および排他的
ＯＲアゲ−８Ｅ３の入力ｍ８８ａに転送される。入力端
８θｂに追加の１が存在し、かつ排他的ＯＲゲートθ６
の入力端８６ａにすでに１が存在すると、その出力は低
レベルになり出力端子６８で１から０への遷移を引き起
こして第２の遷移を実現する。

フリップ・フロップ６０と６１のＣ入力端で次のクロッ
ク・パルスを受信すると、フリップ・フリップ６１の入
力端７２にある１がその出力端７３に転送され、さらに
排他的ＯＲゲート６４の入力端１３４ｂに転送される。

排他的ＯＲゲート６４は、その入力端６４ａに前述の１
があるので、その出力端でＯを生成する。この０が、排
他的ＯＲゲート６８の入力端６６ａに供給される。排他
的ＯＲゲート６θはこのときその６６ｂ入力端に依然と
して１があるので、１を出力して次のＯから１への遷移
を引き起こす。したがって、Ｓ上で０から１への遷移が
あると　３　＋上で０から１．１からＯおよびＯから１
への合計３つの遷移をこの順序で生成することになる。

フリップ・フロップ６０と６１の出力状態が変わらない
ので、Ｓが高レベルの間はその後のクロック拳パルスに
よって次の遷移が生成されないことに留意されたい。

第４図の状態図によって記載される存限状態装置を使っ
て、Ｓｆがノイズによって変更されなかった場合はコー
ド化Ｓ“信号からＳ信号を回復し、そうでない場合は、
誤り信号を作成することができる。このを限状態装置（
以下、ＦＳＭと呼ぶ）は回復機能を実行しないが、誤り
信号Ｅを生成するので、他の回路はたとえばその信号を
再送信することによって信号を回復しようと試みること
ができる。第４図において、円内の上側に示されたＱＯ
−ＱＢは状態、円内の下側に示された括弧は（出力Ｓ１
誤りＥ）を示し、矢印は入力Ｓｌを示している。

Ｓの初期値が１である場合、ＦＳＭは８０でＱＯ状態に
初期化され、Ｓｆは１に初期設定される。

Ｓの初期値が０の場合は、ＦＳＭは低レベルのＱ３状態
に初期設定され、Ｓｌは１００で０に初期設定される。

Ｓの回復値はＱＯ状態（８０）で１であり、そこから２
つの無誤り状態に到達できる。

Ｓの回復値はＱ３状ｔｒ！Ａ（１００）でＯであり、そ
こからも２つの無誤り状態に到達できる。

第４図は次のように説明できる。ＦＳＭが８０（ＱＯ）
で初期設定されていると仮定すると、それが別の１を受
け取った場合、それはループ８１を介して８０にループ
・バックする。０遷移を受け取った場合は、ＦＳＭは８
２で状態Ｑ１に変わる。次の受信レベルがＯの場合は、
誤りが戻される。というのは、これは誤りのない送信を
示す３つの遷移の代りに単一の遷移があったことを意味
しているからである。誤りは９０で状態Ｑ６に移る。

一方、Ｑｌで１への遷移が受信された場合は、まだ誤り
がなく、その状態が８６でＱＢに移り、そこで次の信号
が検査される。１が受信された場合は、遷移がないこと
を意味し、信号は高レベル状態に留まり、次いでその状
態がＱＢ　（９０）に移る。しかし、０への遷移が受信
された場合は、その状態はＱ３　（１００）に移り、そ
こで出力０（レベルＯの復号信号）およびレベル０の誤
り信号が戻される。したがって、３つの遷移すなわち、
１から０（下向き）、０から１（上向き）およびもう１
つの１からＯへの（下向き）遷移によって、単一の１か
ら０への出力遷移が生成される。

しかし、ＦＳＭがＯ（すなわち、状態ＱＯ（８０））に
初期設定されても、０が入力されたことを示す場合、ま
たは上述のようにＦＳＭが１から始まり現在は１００で
状態Ｑ３である場合、およびＦＳＭが次のＯを受け取っ
た場合は、ＦＳＭはループ１０１を介して１００にルー
プ・バックされる。０から１の遷移が受信されると、そ
れは９２で状態Ｑ４に変わる。入力信号レベルが１であ
る場合は、誤りが戻される。というのはこれは誤りのな
い送信を示す３つの遷移の代りに単一の遷移があったこ
とを意味しているからである。誤りは９０で状態Ｑ６に
移る。

一方、状態４で０への遷移が受信された場合は、まだ誤
りがなく、その状態が９４で状態Ｑ５に移り、そこで次
の信号が検査される。Ｏが受信されて、遷移がないこと
、すなわち入力信号が低レベル状態にあることを示す場
合は、その状態は誤り状態ＱＢ　（９０）に移る。しか
し、１への変換が受信された場合は、遷移はＱＯ（８０
）になる。

この場合、出力として１が生成され、望ましい上向き遷
移をもたらす。したがって、３つの変換、すなわち、０
から１（上向き）、１からＯ（下向き）およびもう１つ
のＯから１（上向き）遷移によって、単一の０から１へ
の遷移が生成されて、元の信号を再構成する。

第４図に示すようなＦＳＭを使って、標準的技術を用い
た回路を作成することができる。こうした回路の１つが
第５図に示しである。しかし、冗長度生成部よび検査回
路を作成するのにどんな技術を使うかに応じて、より少
ないまたは異なる論理を用いて同じ機能を実行する異な
る回路が設計できることに留意されたい。

第５図には、第４図のＦＳＭにしたがって８１からＳを
回復するデコーダ回路が示しである。

第５図の回路は２つの機能を実行する。１）誤りが発生
したときに誤り信号Ｅを生成する。２）３Ｘ１１移冗長
Ｓ゛信号を復号してＳ信号を作成する。

復号すなわちデコード動作は基本的にＤ型フリップ・フ
ロップ（ＦＦ）１２０．１２１および１２２によって行
なわれる。

以下の説明では　Ｂ　ｔは電源投入時にＯでありフリッ
プｅフｏ　＋７プ１２０．１２１．１２２のＤ入力端と
出力端に論理Ｏがあると仮定する。

最初入力端子１１０にＯが存在すると仮定する。

入力端子１１０はＡＮＤゲート１１４と排他的ＯＲ（Ｘ
ＯＲ）ゲート１１８に論理Ｏを供給する。

フリップ・フロップ１２０．１２１および１２２の出力
が０であるので、論理０が、ＡＮＤゲート１１６の入力
端１１６ｂ１ＮＡＮＤゲート１３２の入力端１３２ａ、
１３２ｂ、１３２ｃならびにＯＲゲート１３４の入力端
１３４ａ１１３４ｂ１１３４ｃに供給される。

ＮＡＮＤゲート１３２は、したがって、その出力端″ｃ
１を生成する。ＯＲゲート１３４はその出力端でＯを生
成する。その結果ＡＮＤゲート１３θはその出力端でＯ
を生成する。このＯが、ＡＮＤゲート１１４の反転入力
端１１４ａとＡＮＤ　１１６の入力端１１６ａに供給さ
れる。ＡＮＤゲート１１４は、したがって、その出力端
で０を生成し、ＡＮＤゲート１１６はその出力端で０を
生成する。これらの信号はＯＲゲート１１７によって論
理和され、ＯＲゲート１１７はその出力端でＯを生成す
る。出力端子１５０の信号は０のままであり、フリップ
・フロップ１２０．１２１．１２２の入力ｒ１にある０
がパケット・ブリゲート方式で単に出力端１５０に転送
されるだけなので、その後のクロック（ｃＬＫ）でも０
のままである。

同様に、排他的ＯＲゲート１１８、ＡＮＤゲー）１４０
、ＯＲゲート１４２およびフリップ・フロップ１４４か
ら成る誤り検出回路は、出力端１４８に誤りがないこと
を示す０を供給する。ＡＮＤゲート１４０の入力端には
２つの０があり、ＯＲゲート１４２の入力端にＯを供給
する。ＯＲゲート１４２もフィードバック・ループを介
してフリップ拳フロップ１４４の出、力喘からＯを受け
取る。

フＵ−／プ・フロップ１４４は電源投入時に入力端子と
出力端子にＯがあると仮定されている。すなわち、この
誤り検出回路はまたＳ′中で誤り遷移が発生するまで０
を安定して生成する。

Ｓ°中で最初の０から１への遷移が起こったとき、ＡＮ
Ｄゲート１１４の入力端１１４ｂが１になり、その出力
端も同様になる。したがって、ＯＲゲート１１７の出力
端は１になり、フリップ拳フロップ１２０の入力端に１
を供給する。同様に、排他的ＯＲゲート１１８は１を受
け取るが、ＡＮＤゲート１４０の出力は０のままである
。システム・クロックに遷移が発生すると仮定する。シ
ステムがフリップ・フロップ１２０．１２Ｌ　１２２お
よび１４４のＣ入力端でクロックされると、１がフリッ
プ・フロップ１２０の出力端に現われ、次いでＡＮＤゲ
ート１１６の入力端１１８ｂ１ＮＡＮＤゲート１３２の
入力端１３２ａおよびＯＲゲート１３４の入力端１３４
ａに入力される。したがって、ＮＡＮＤゲート１３２と
ＯＲゲート１３４は共に１を生成し、ＡＮＤゲート１３
６でその論理積が取られる。この信号がＡＮＤゲート１
１４の反転入力端１１４ａとＡＮＤゲート１１６の入力
端１１８ａに加えられる。ＡＮＤゲート１１４と１１８
はそれぞれＯと１を生成する。すなわち、ＯＲゲート１
１７の出力端で１が生成される。

入力Ｓ′が上記のクロックの後も１のままである場合、
それは以前の０から１の遷移に続いて１からＯへの遷移
が起こらなかったことを示す。この場合、誤り検出回路
では、排他的ＯＲゲート１１８が１と０を受け取り、１
を出力する。ＡＮＤゲート１４０はこのとき２つの１を
受け取って、その出力端で１を生成する。ＯＲゲート１
４２も同様である。１４４の出力は次のクロック・パル
スで１に変わり、フリップ・フロップ１４４が明示的に
クリアされるまでそのレベルを維持する。

次のクロック壷パルスで、フリップ・フロップ１２０の
出力端にある１が、フリップ・フロップ１２１の出力端
、排他的ＯＲゲート１１８の入力端１１８ａ１ＮＡＮＤ
ゲート１３２の入力端１３２ｂおよびＯＲゲート１３４
の入力端１３４ｂに転送される。したがって、ＮＡＮＤ
ゲート１３２は１を生成する。このとき信号Ｓ°が１の
場合は１、ゲート１１８は０を生成し、ＡＮＤゲート１
４０も同様にＯを生成する。Ｓｌがこの段階で０である
場合は、排他的ＯＲアゲ−１１８、ＡＮＤゲート１４０
およびＯＲゲート１４２は高レベルになり、フリップ・
フロップ１４４と端末１４８を次の遷移で高レベルにさ
せる。

外部回復回路を使って、誤りを示す信号を感知し適切な
処置を取ることができる。回復の際に、フリップ・フロ
ップの出力はＱＯまたはＱ３状態にリセットされる。

次に、良好な信号Ｓ゛が入力１１０に加えられる場合を
考える。この説明でも、すべてのフリップ拳フロップ１
２０，１２１．１２２がＯに設定されていると仮定する
。以前に説明したように、第１のクロック・パルスのと
き、０信号が入力端子１１０にあり、したがってすべて
のゲートとフリップ・フロップの入出力端にＯ信号があ
る。ただしＮＡＮＤゲート１３２の出力は１である。

第２のクロック・パルスで　３　ｖは１になり、ＡＮＤ
ゲート１１４の出力が１になり、ＯＲゲート１１７の出
力も同様である。というのはＡＮＤゲート１１４の出力
だけが１になるからである。

回路の残りの部分はこの時点では同じ状態のままである
が、次のクロック・パルスで変わる。

第３のクロック・パルスで　Ｓ　ｖは０２になり、ＯＲ
ゲート１１７の出力端にある１はフリップ書フロップ１
２０にクロック入力され、その出力端に現われる。すな
わち、ＮＡＮＤゲート入力１３２ａは１になり、その出
力は１のままである。ＯＲゲート１３４の入力１３４ａ
とその出力は１になり、ＡＮＤゲート１３６の出力も１
になる。それによって次に、ＡＮＤゲート１１４と１１
６の入力１１４ａと１１６ａがそれぞれ１になる。

第４のクロック・パルスで　３　ｗは１に戻る。

フリップ・フロップ１２０の出力端にある１はフリップ
・フロップ１２１の出力端にクロック入力され、またフ
リップ・フロップ１２０に戻る。ＡＮＤゲート１１４の
出力はＯのままであり、ＡＮＤゲート１１６は１のまま
である。ＯＲゲート１３４とＮＡＮＤゲート１３２の出
力は１のままであり、ＡＮＤゲート１３θの出力も同様
である。

第５のクロック・パルスで、Ｓｌには変化がない、すな
わち、それは１の状態が維持されていると仮定されてい
る。しかし、フリップ・フロップ１２１の出力端にある
１がフリップ・フロップ１２２の出力にクロック入力さ
れる。この信号が端子１５０に加えられ、復号出力信号
Ｓで０から１への遷移があったことを示す。フリップ・
フロップ１２０と１２１の入力端は１を受け取り、それ
らの出力は１のままである。Ｓ゛に変化がなかったので
、回路の残りの部分゛の出力は同じ状態に維持される。

このようにして、Ｓ“の３重遷移が元の信号の単一遷移
に正確に復号される。

１０発明の効果 本発明によれば、誤り検出のための追加の線を用いるこ
となく、簡単にかつ経済的に誤り検出を行なうことがで
きる。

【図面の簡単な説明】

第１図は未フード化信号とコード化信号の間の変換を示
す構成図である。 第２図は本発明を説明するのに有用な波形図である。 第３図はコード化信号を生成するのに有用な回路の概略
図である。 第４図はデコーダ・ハードウェアの状態と遷移を示す状
態図である。 第５図はコード化信号を復号し誤りを検出する回路の概
略図である。 く　　　　　　　　の　　　　　　　　　　。 ＦＩＧ、２

Claims (1)

1. 【特許請求の範囲】 （ａ）データ入力信号に応答し、この入力信号の各遷移
   に対して複数の所定数の遷移を発生するコード化手段と
   、 （ｂ）上記コード化手段からの出力信号に応答し、上記
   所定数の遷移に対して１つの遷移を発生するデコード手
   段と、 （ｃ）上記デコード手段に結合され、上記デコード手段
   が上記所定数よりも少ないまたはこれよりも多い遷移を
   受け取った時に誤り信号を発生する誤り検出手段と、 を有する、遷移の誤りを検出する装置。