RU2820053C1 - Устройство дивергентного декодирования сегментов линейной рекуррентной последовательности - Google Patents

Abstract

Изобретение относится к устройствам декодирования дискретной информации. Технический результат заключается в повышении вероятности правильного декодирования в условиях воздействия помех. Технический результат достигается за счет применения итеративного механизма, обеспечивающего обнаружение и исправление предполагаемых ошибок перед пороговым декодированием, используя дополнительные признаки структуры передаваемой символьной рекуррентной последовательности. Для этого устройство декодирования дополнительно содержит одноканальную линию задержки на N бит (символов), вычислитель, третий ключ, d-канальную линию задержки на N бит (символов), блок формирования частот, четвертый ключ, логический сумматор и логический инвертор. 7 ил.

Description

Область техники

Изобретение относится к радиотехнике, а именно к устройствам декодирования дискретной информации, и предназначено для передачи дискретной (цифровой) информации с высокой достоверностью по каналам связи.

В области передачи дискретной (цифровой) информации неоспоримым преимуществом в защите информации от помех обладают устройства кодирования, изменяющие фазу псевдослучайных последовательностей. Задача дальнейшего повышения помехоустойчивости устройств кодирования информации на основе применения сегментов линейных рекуррентных последовательностей (РП) как кодовых слов связана с реализацией принципов мягкой обработки РП, одним из которых является дивергентное декодирование [Золотарев В.В. Кодирование для цифровой связи. Справочник /Под. ред. чл-корр. РАН Ю.Б. Зубова. – М.: Горячая линия – Телеком, 2022. С.112-114].

Существуют способы кодирования информации отрезками линейных рекуррентных последовательностей (ЛРП) [Когновицкий О. С., Сюрин В.Н. Метод передачи данных, кодируемых изменением фазы псевдослучайной последовательности. Системы и аппаратура передачи данных, М.: ЦНИИС, 1981. С. 14-22]. В результате в устройстве кодирования на основании полученного информационного слова формируется кодовое слово длиной N символов (бит), которое затем передается в канал связи.

Процесс декодирования принятого кодового слова на приеме можно представить в виде следующей полной группы событий [Блейхут Р. Теория и практика кодов, контролирующих ошибки. – М.: Мир, 1986. – 576 с, С. 502-503]:

,

где Р_ОШ – вероятность правильного декодирования;

Р_ОШ – вероятность неправильного (ошибочного) декодирования;

Р_СТ – вероятность стирания (неудачного декодирования).

Вероятность правильного декодирования Р_ПР – это вероятность того, что принятое кодовое слово попадает в область декодирования переданного кодового слова. Вероятность неправильного декодирования (Р_ОШ) – это вероятность того, что принятое кодовое слово попадает в область декодирования других допустимых кодовых слов. Вероятность стирания (Р_СТ) – это вероятность того, что принятое кодовое слово не попадает ни в одну из областей декодирования.

В общем случае неизвестно, как вычислить указанные вероятности. Однако в случае моделирования реального канала связи симметричным каналом с независимыми ошибками, появляющимися с вероятностью Р_ОШ, выражение для вычисления вероятности правильного декодирования при появлении V ошибок будет иметь следующий вид [Блейхут Р. Теория и практика кодов, контролирующих ошибки. – М.: Мир, 1986. – 576 с, С. 502-503]:

,

где t – исправляющая (обнаруживающая) способность кода.

В случае декодирования принятого кодового слова методом «скользящего окна» (выделения зачетного отрезка (ЗОТ)) вероятность правильного декодирования будет равна [Когновицкий, О. С., Сюрин, В. Н. Метод передачи данных, кодируемых изменением фазы псевдослучайной последовательности. Системы и аппаратура передачи данных, М.: ЦНИИС, 1981. С. 14-22]:

,

где Р_ЗОТ – вероятность правильного выделения ЗОТ (вероятность правильного декодирования без применения дивергенции);

[x] – наименьшее целое число, превосходящее x;

n0 = k + m – длина ЗОТ;

k – порядок ЛРП (длина линейно рекуррентного регистра (ЛРР), порядок символьной РП или символьной М-последовательности);

m – величина счетчика совпадений (счетчика с порогом на m подряд поступающих логических "1");

N – длина кодового слова (сегмента символьной М-последовательности k-го порядка).

Нижняя граница помехоустойчивости корректирующего кода на основе выделения безошибочного ЗОТ определяется следующим выражением

.

Для эффективного применение дивергентного декодирования в обработке сегментов символьных М-последовательностей как носителей кодовых слов с заданной помеховой обстановкой в канале необходимо выбрать:

p – основание кода символьной М-последовательности;

k – порядок символьной М-последовательности;

n – количество подпоследовательностей в сегменте (кодовом слове).

В таком случае длина сегмента (кодового слова) символьной М-последовательности будет равна, и, учитывая количество искаженных единичных символов одного вида в сегменте (кодовом слове) , границы эффективного применение дивергентного декодирования при обработке сегментов символьных М-последова-тельностей, как носителей кодовых слов определяется следующим выражением

, если ,

а вероятность правильного декодирования будет равна:

Р_ПДД – вероятность правильного дивергентного декодирования.

Уровень техники

Известно изобретение «Устройство синхронизации рекуррентной последовательности с функцией исправления ошибок» по патенту RU №2486682, H04L 7/02, H04W 8/20, опубл. 27.06.2013, содержащее соединенные первый ключ, блок сравнения, второй ключ, дешифратор, две одноканальные линии задержки (ОЛЗ) на один бит, входной сигнал подан на вход первого ключа. Недостатком данного аналога является сравнительно высокая вероятность неправильного (ошибочного) декодирования при снижении качества канала связи.

Известно изобретение «Устройство синхронизации на основе комбинированного применения двойственного базиса поля GF(2^k) и выделения «скользящего окна» с ошибками» по патенту RU № 2580806, H04W 8/20, опубл. 10.04.2016, подключенное к выходу канала связи и содержащее соединенные первую ОЛЗ на один бит, первый ключ, вторую ОЛЗ на один бит, второй ключ, дешифратор, блок сравнения. Недостатком данного аналога являются структурная сложность и высокая вероятность неправильного (ошибочного) декодирования при снижении качества канала связи.

Наиболее близким к изобретению является «Устройство синхронизации на основе матричной обработки рекуррентной последовательности» по патенту RU №2803318, H04L 7/02, опубл. 12.09.2023, содержащее соединенные первый и второй ключи, первую и вторую одноканальные линии задержки на k бит (символов), первую и вторую сопровождающие матрицы, счетчик с порогом на m подряд поступающих логических «1», блок сравнения.

Принцип работы устройства-прототипа заключается в следующем. Изначально устройство синхронизации работает в последовательно-параллельном режиме. Первый ключ замкнут, второй – разомкнут. Входной сигнал (комбинация бит или символов) на текущем такте работы устройства синхронизации (t) последовательно через первый ключ поступает на первую ОЛЗ и записывается в ее регистры, далее, значения с k регистров первой ОЛЗ поступают в первую сопровождающую матрицу, где вычисляются значения регистров первой ОЛЗ на следующем такте работы (t + 1), которые затем поступают на вход блока сравнения и вход второй сопровождающей матрицы, где вычисляется значение регистров первой ОЛЗ на (t + 2) такте работы устройства синхронизации. Значения, вычисленные во второй сопровождающей матрице, поступают на вход второй ОЛЗ, где они сохраняются на один такт. На следующем такте работы (t + 1) на вход блока сравнения поступят цифровые символы с регистров первой ОЛЗ с выхода второй ОЛЗ и выхода первой сопровождающей матрицы, которые совпадут в случае, если во входном сигнале нет ошибок. При совпадении входных сигналов на выходе схемы сравнения появится логический сигнал «1», подающийся на вход счетчика с порогом на m подряд последовательно поступающих логических «1», который в случае накопления m подряд логических «1» размыкает первый ключ и замыкает второй ключ. Таким образом устройство переходит в параллельно-параллельный режим работы, а именно цифровые символы с регистров первой ОЛЗ поступают на первую сопровождающую матрицу, где вычисляются состояния регистров первой ОЛЗ на следующем такте, которые затем через второй ключ записываются в соответствующие регистры первой ОЛЗ и также поступают на вход дешифратора. В случае совпадения поступившей на вход дешифратора кодовой комбинации с комбинацией дешифратора выделяется сигнал цикловой синхронизации, являющийся результатом работы устройства и переводящий устройство в исходное состояние (замыкает первый ключ и размыкает второй ключ).

Устройство-прототип может использоваться для декодирования принятого кодового слова методом «скользящего окна» (выделения ЗОТ). Для этого дешифратор необходимо заменить на саморазмыкаемый ключ, формирующий информационное слово на приеме по сигналу цикловой синхронизации (ЦС). Однако, существенным недостатком устройства-прототипа, несмотря на низкую вероятность ложного фазирования, является сравнительно низкая вероятность правильного декодирования на канале связи с помехами из-за отсутствия механизма, обеспечивающего исправление ошибок за счет структурных свойств передаваемой рекуррентной последовательности.

Технической проблемой является низкая вероятность правильного декодирования на канале связи с помехами из-за того, что существующие устройства декодирования методом «скользящего окна» функционируют в условиях отсутствия механизма исправления ошибок за счет дополнительных признаков структуры символьной рекуррентной последовательности.

Техническим результатом является повышение вероятности правильного декодирования (снижение вероятности неудачного декодирования) за счет применения итеративного механизма, обеспечивающего обнаружение и исправление предполагаемых ошибок по дополнительным признакам структуры рекуррентной последовательности перед (основным) пороговым декодированием.

Техническая проблема решается за счет введения ОЛЗ на N бит (символов), вычислителя, третьего ключа, d-канальной линии задержки на N бит (символов), блока формирования частот, четвертого ключа, логического сумматора и логического инвертора, соединения информационного входа первого ключа с выходом четвертого ключа, выхода второго ключа с информационным входом третьего ключа, выхода счетчика с порогом на m подряд поступающих логических "1" со входом логического инвертора, выхода логического инвертора с первым входом логического сумматора, второго входа логического сумматора с первым управляющим выходом блока формирования частот, выхода логического сумматора с первым управляющим входом четвертого ключа и управляющими входами вычислителя и блока формирования частот, второго управляющего выхода блока формирования частот с управляющим входом третьего ключа, вторым управляющим входом первого ключа и первым управляющим входом второго ключа, третьего управляющего выхода блока формирования частот с управляющим входом d-канальной линии задержки на N бит (символов), четвертого управляющего выхода блока формирования частот со вторым управляющим входом четвертого ключа, выхода ОЛЗ на N бит (символов) с информационным входом вычислителя, выхода вычислителя с информационным входом d-канальной линии задержки на N бит (символов), выхода d-канальной линии задержки на N бит (символов) со вторым информационным входом четвертого ключа.

Раскрытие изобретения

Задачей изобретения является создание устройства дивергентного декодирования сегментов линейной рекуррентной последовательности, позволяющего передавать информацию с высокой достоверностью.

Эта задача решается тем, что «Устройство синхронизации на основе матричной обработки рекуррентной последовательности», содержащее соединенные первый ключ, первую ОЛЗ на k бит (символов), второй ключ, счетчик с порогом на m подряд поступающих логических "1", первую и вторую сопровождающие матрицы, вторую ОЛЗ на k бит (символов) и блок сравнения дополнено ОЛЗ на N бит (символов), вычислителем, третьим ключом, d-канальной линией задержки на N бит (символов), блоком формирования частот, четвертым ключом, логическим сумматором и логическим инвертором. При этом выполнены соединения информационного входа первого ключа с выходом четвертого ключа, выхода второго ключа с информационным входом третьего ключа, выхода счетчика с порогом на m подряд поступающих логических "1" со входом логического инвертора, выхода логического инвертора с первым входом логического сумматора, второго входа логического сумматора с первым управляющим выходом блока формирования частот, выхода логического сумматора с первым управляющим входом четвертого ключа и управляющими входами вычислителя и блока формирования частот, второго управляющего выхода блока формирования частот с управляющим входом третьего ключа, вторым управляющим входом первого ключа и первым управляющим входом второго ключа, третьего управляющего выхода блока формирования частот с управляющим входом d-канальной линии задержки на N бит (символов), четвертого управляющего выхода блока формирования частот со вторым управляющим входом четвертого ключа, выхода ОЛЗ на N бит (символов) с информационным входом вычислителя, выхода вычислителя с информационным входом d-канальной линии задержки на N бит (символов), выхода d-канальной линии задержки на N бит (символов) со вторым информационным входом четвертого ключа.

Первый, второй, третий и четвертый ключи представляет собой двухвходовые двунаправленные ключи, выполненные на МОП транзисторах р-типа, управляемые сигналами, поступающими на вход С ключа (¹ Цифровые и аналоговые интегральные микросхемы: справочник / С.В. Якубовский, Л.И. Ниссельсон, В.И. Кулешова и др.; Под ред. С.В. Якубовского. – М.: Радио и связь, 1990. – 496 с.: ил.) (тип ИМС: 564КТ3).

Первая и вторая ОЛЗ на k бит (символов), ОЛЗ на N бит (символов) и d-канальная линия задержки на N бит (символов) выполнены на универсальных регистрах сдвига с последовательным вводом с последовательной или параллельной записью и последовательным или параллельным выводом считыванием, первые разряды которых являются JK-триггерами, а остальные разряды построены на D-триггерах¹ (тип ИМС: 564ИР9).

Счетчик с порогом на m подряд поступающих логических «1» представляет собой логические двухвходовые элементы, реализующие функцию «ИЛИ-НЕ»¹ (тип ИМС: 564ЛЕ5), логические двухвходовые элементы, реализующие функцию «И-НЕ»¹ (тип ИМС: 564ЛА7) и четырехразрядный двоичный счетчик¹ (тип ИМС: 564ИЕ10).

Первая и вторая сопровождающие матрицы представляют собой совокупности двухвходовых схем сложения по mod 2¹ (тип ИМС: 564ЛП2) в соответствии с заданным характеристическим многочленом.

Блок сравнения представляет собой k двухвходовых схем сложения по mod 2¹ (тип ИМС: 564ЛП2) и логические двухвходовые элементы, реализующие функцию «ИЛИ-НЕ»¹ (тип ИМС: 564ЛЕ5).

Вычислитель представляет собой программируемую логическую интегральную схему 5576XC4T (Этикетка ГПКФ.431262.003-01ЭТ Микросхема интегральная 5576XC4T).

Блок формирования цикловой частоты приема сегмента М-последо-вательности как кодового слова представляет собой делитель тактовой частоты состоящей из группы последовательно включенных логических элементов, каждый из которых представляет собой счетчик-делитель на 8 с дешифратором состояний, выполненный на регистре сдвига с перекрестной обратной связью¹ (тип ИМС: 564ЛИЕ9).

Логический сумматор представляет собой логический двухвходовый элемент, реализующий функцию «ИЛИ»¹ (тип ИМС: 564ЛЕ5).

Логический инвертор представляет логический двухвходовый элемент, реализующий функцию «ИЛИ-НЕ»¹ (тип ИМС: 564ЛЕ5).

Перечисленная новая совокупность существенных признаков обеспечивает снижение вероятности неудачного декодирования на каналах связи с помехами и как следствие повышение вероятности правильного декодирования за счет уменьшения длины ЗОТ и применения механизма, обеспечивающего исправление ошибок используя дополнительные признаки структуры передаваемой символьной РП.

Проведенный анализ уровня техники позволил установить, что аналоги, характеризующиеся совокупностью признаков, тождественных всем признакам заявленного технического решения, отсутствуют, что указывает на соответствие условию патентоспособности «новизна».

Результаты поиска известных решений в данной и смежных областях техники с целью выявления признаков, совпадающих с отличительными от прототипа признаками заявленного объекта, показали, что они не следуют явным образом из уровня техники. Из уровня техники также не выявлена известность влияния предусматриваемых существенными признаками заявленного изобретения преобразований на достижение указанного технического результата. Следовательно, заявленное изобретение соответствует условию патентоспособности «изобретательский уровень».

Описание чертежей

Заявляемое устройство поясняется чертежами:

фиг. 1 – структурная схема приемной стороны устройства дивергентного декодирования сегментов ЛРП.

фиг. 2 – схема кодового слова и вспомогательных кодовых слов, поясняющая принцип работы дивергентного декодера.

фиг. 3 – схема областей декодирования без использования устройства дивергентного декодирования сегментов ЛРП.

фиг. 4 – схема областей декодирования с использованием устройства дивергентного декодирования сегментов ЛРП.

фиг. 5 – экспериментальные зависимости вероятностей правильного выделения зачетного отрезка и правильного дивергентного декодирования для параметров кода p = 3, k = 2, n = 3 и декодера n ₀ = 5, 6, 7, 8.

фиг. 6 – экспериментальные зависимости вероятностей правильного дивергентного декодирования для различных параметров кода и декодера.

фиг. 7 – М-последовательность второго порядка (k = 2) с основанием кода p = 5, образованная неприводимым делимым многочленом с начальным вектором {11}.

Предложенное устройство содержит: первый ключ (1), первую ОЛЗ на k бит (символов) (2), ОЛЗ на N бит (символов) (3), вычислитель (4), второй ключ (5), третий ключ (6), счетчик с порогом на m подряд идущих «1» (7), первую сопровождающую матрицу (8), вторую сопровождающую матрицу (9), вторую ОЛЗ на k бит (символов) (10), d-канальную линию задержки на N бит (символов) (11), блок формирования частот (12), блок сравнения (13), четвертый ключ (14), логический сумматор (15), логический инвертор (16).

К выходу из канала связи подключены последовательно введенный четвертый ключ (14), первый ключ (1), первая ОЛЗ на k бит (символов) (2), второй информационный вход которой соединен с информационным выходом второго ключа (5) и информационным входом введенного третьего ключа (6), вход первой сопровождающей матрицы (8) соединен с выходом первой ОЛЗ на k бит (символов) (2), а выход соединен с информационным входом второго ключа (5), первым информационным входом блока сравнения (13) и входом второй сопровождающей матрицы (9), выход которой соединен со второй ОЛЗ на k бит (символов) (10), соединенной со вторым информационным входом блока сравнения (13), с выхода которого сигнал поступает на вход счетчик с порогом на m подряд поступающих логических "1" (7), который выходом соединен с управляющим входом первого ключа (1) и вторым управляющим входом второго ключа (5), а также к выходу из канала связи подключены последовательно введенные ОЛЗ на N бит (символов) (3), вычислитель (4) и d-канальная линии задержки на N бит (символов) (10), выход которой соединен со вторым информационным входом четвертого ключа (14), вход введенного логического инвертора (16) подключен к выходу счетчика с порогом на m подряд поступающих логических "1" (7), а выход к первому входу введенного логического сумматора (15), выход которого соединен с первым управляющим входом четвертого ключа (14), управляющими входами вычислителя (4) и блока формирования частот (12), первый управляющий выход введенного блока формирования частот (12) соединен со вторым входом логического сумматора (15), второй управляющий выход блока формирования частот (12) соединен с управляющим входом третьего ключа (6), вторым управляющим входом первого ключа (1) и первым управляющим входом второго ключа (5), третий управляющий выход блока формирования частот (12) соединен с управляющим входом d-канальной линии задержки на N бит (символов) (11), четвертый управляющий выход блока формирования частот соединен со вторым управляющим входом четвертого ключа (14).

Величина m счетчика с порогом на m подряд идущих «1» выбирается в соответствии с требованиями, предъявляемыми к вероятности правильного декодирования в условиях помеховой обстановки в канале связи, но не менее, чем 1. В большинстве случаев величину m устанавливают сопоставимой с размером ЛРР (k).

Размер ЛРР (k) выбирается исходя из требований к устройству декодирования в аппаратуре передачи данных, например, время декодирования.

Основание кода символьной М-последовательности p выбирается из множества простых чисел в соответствии с требованиями, предъявляемыми к вероятности правильного декодирования в условиях помеховой обстановки в канале связи, но не менее, чем 3.

Количество подпоследовательностей в кодовом слове n выбирается исходя из требований, предъявляемых к скорости кода и скорости передачи в канале связи.

Количество вариантов рассчитываемых кодовых слов d выбирается в соответствии с параметрами используемого вычислителя (4) и тактовой частотой (ТЧ), определяющей временя, выделяемое вычислителю (4) на расчет вариантов кодового слова.

Промышленное применение изобретения обусловлено тем, что оно может быть осуществлено с помощью современной элементной базы с достижением указанного в изобретении назначения.

Экспериментальная проверка характеристик устройства синхронизации на основе матричной обработки рекуррентной последовательности была выполнена на ЭВМ в среде объектно-ориентированного программирования RStudio на языке программирования R и дала положительный результат. При моделировании 10000 повторений выявлено, что Р_ПДД – вероятность правильного дивергентного декодирования (для параметров кода p = 3, k = 2, n = 3 и декодера n ₀ = 5, 6, 7, 8) в границах своего эффективного применения превосходит Р_ЗОТ – вероятность правильного декодирования без применения дивергенции (фиг. 5), что соответствует теоретическим предположениям об областях декодирования (фиг. 3 и 4). Аналогичные результаты получены для других параметров кода p = 3, 5, k = 2, 3, n = 2, 3 и декодера n ₀ = 5, 6, 7, 8 в их различной комбинации (фиг. 6).

Принцип работы предложенного устройства заключается в использовании принципа дивергенции. На последнем такте кодового слова (с обычными ТЧ и сигналом ЦС) вырабатывается проверочный сигнал (П), по которому в случае неудачного обычного декодирования вычислитель рассчитывает варианты исправления ошибок в сегментах рекуррентной последовательности, входящих в принятое кодовое слово, используя структурные свойства передаваемой рекуррентной последовательности (фиг. 7), которая к этому моменту записана в ОЛЗ на N символов (фиг. 2). Вычисленные d вариантов сохраняются в d-канальной линии задержки на N бит (символов) и по вспомогательным сигналам цикловой синхронизации (ВЦС) последовательно поэлементно подаются через четвертый ключ на первый ключ по сигналам вспомогательной тактовой частоты (ВТЧ) для декодирования.

Технический результат по увеличению вероятности правильного декодирования достигнут за счет подачи в декодер d исправленных вариантов принятой рекуррентной последовательности, рассчитанных используя структурные свойства передаваемой рекуррентной последовательности.

Изначально декодер работает в последовательно-параллельном режиме без дивергентных вычислений. Четвертый ключ (14) подключен к каналу связи, первый ключ (1) замкнут, второй ключ (5) и третий ключ (6) разомкнуты. Входной сигнал (комбинация символов) на текущем такте работы устройства синхронизации (t) последовательно через четвертый ключ (14) и первый ключ (1) поступает на первую ОЛЗ на k бит (символов) (2) и записывается в ее регистры, далее, значения k регистров первой ОЛЗ (2) параллельным кодом поступают в первую сопровождающую матрицу (8), где вычисляются значения регистров первой ОЛЗ на k бит (символов) (2) на следующем такте работы (t + 1), которые затем параллельным кодом поступают на вход блока сравнения (13) и вход второй сопровождающей матрицы (9), где вычисляется значение регистров первой ОЛЗ на k бит (символов) (2) на (t + 2) такте работы устройства синхронизации. Значения, вычисленные во второй сопровождающей матрице (9), параллельным кодом, поступают на вход второй ОЛЗ (10), где они сохраняются на один такт. На следующем такте работы (t + 1) на вход блока сравнения (13) поступят параллельным кодом состояния регистров первой ОЛЗ на k бит (символов) (2) с выхода второй ОЛЗ на k бит (символов) (10) и выхода первой сопровождающей матрицы (8), которые совпадут в случае, если во входном сигнале нет ошибок. При совпадении входных сигналов на выходе схемы сравнения (13) появится сигнал «1», подающийся на вход счетчика с порогом на m подряд идущих «1» (7), который в случае накопления m подряд идущих «1» размыкает первый ключ (1), замыкает второй ключ (5). Таким образом устройство переходит в параллельно-параллельный режим работы, а именно состояния регистров первой ОЛЗ на k бит (символов) (2) параллельным кодом поступают на первую сопровождающую матрицу (8), где вычисляются состояния регистров первой ОЛЗ на k бит (символов) (2) на следующем такте, которые затем параллельным кодом через второй ключ (5) записываются в соответствующие регистры первой ОЛЗ на k бит (символов) (2) и также поступают на информационный вход третьего ключа (6). Сигнал ЦС, сформированный блоком формирования частот (12), замыкает третий ключ (6) на время своего действия для вывода полученного информационного слова из декодера и переводит первый ключ (1), второй ключ (5) четвертый ключ (14) в исходное состояние. Кроме этого, поступающая из канала связи информация последовательно записывается в ОЛЗ на N бит (символов) (3). На последнем такте работы декодера в ОЛЗ на N бит (символов) целиком записано переданное по каналу связи кодовое слово, блок формирования частот (12) вырабатывает сигнал П и подает его на вход логического сумматора (15), на второй вход которого поступает инвертированный инвертором (16) сигнал с выхода счетчика с порогом на m подряд идущих «1» (7). Таким образом, если на последнем такте цикла декодер не выделил из принятого кодового слова информационное слово, то на выходе логического сумматора (15) появляется сигнал «1», который запускает вычислитель (4), сообщает блоку формирования частот (12) о необходимости выработки сигналов ВТЧ и ВЦС, которые передаются по схеме устройства по тем же соединениям, что и сигналы ТЧ и ЦС, и подключает четвертый ключ (14) ко входу d-канальной линии задержки на N бит (символов) (11). Вычислитель (4) за время между сигналом П и первым сигналом ВЦС рассчитывает варианты исправления ошибок в сегментах рекуррентной последовательности, входящих в принятое кодовое слово, формируя таким образом d вариантов кодовых слов, которые параллельным кодом сохраняются в d-канальной линии задержки на N бит (символов) (11) и по сигналам ВЦС от блока формирования частот (12) последовательно поступают на второй информационный вход четвертого ключа (14) с тактовой частотой ВТЧ. Далее декодер работает в последовательно-параллельном режиме возможным переходом в параллельно-параллельный режим как описано выше. В случае, если счетчик с порогом на m подряд поступающих логических "1" (7) не вырабатывает сигнал о m подряд поступающих логических "1", то декодер по сигналу ЦС выводит неправильное информационное слово. Это событие относится к областям неправильного или неудачного декодирования (фиг. 3).

Изобретение за счет применения механизма, обеспечивающего исправление ошибок используя структурные свойства передаваемой рекуррентной последовательности расширяет возможность применения каналов связи c различной частотой следования ошибок, при сохранении вероятности правильного декодирования. На фиг. 5 и 6 видно, что при работе в границах своего эффективного применения, если заявляемое устройство позволяет обеспечивать вероятность правильного декодирования близкой к 1.

Claims (1)

1. Устройство дивергентного декодирования сегментов линейной рекуррентной последовательности, содержащее соединенные первый ключ, первую одноканальную линию задержки (ОЛЗ) на k бит (символов), второй ключ, счетчик с порогом на m подряд поступающих логических "1", первую и вторую сопровождающие матрицы, вторую ОЛЗ на k бит (символов), блок сравнения, для повышения вероятности правильного декодирования, отличающееся тем, что дополнено введением ОЛЗ на N бит (символов), вычислителя, третьего ключа, d-канальной линии задержки на N бит (символов), блока формирования частот, четвертого ключа, логического сумматора и логического инвертора, соединения информационного входа первого ключа с выходом четвертого ключа, выхода второго ключа с информационным входом третьего ключа, выхода счетчика с порогом на m подряд поступающих логических "1" со входом логического инвертора, выхода логического инвертора с первым входом логического сумматора, второго входа логического сумматора с первым управляющим выходом блока формирования частот, выхода логического сумматора с первым управляющим входом четвертого ключа и управляющими входами вычислителя и блока формирования частот, второго управляющего выхода блока формирования частот с управляющим входом третьего ключа, вторым управляющим входом первого ключа и первым управляющим входом второго ключа, третьего управляющего выхода блока формирования частот с управляющим входом d-канальной линии задержки на N бит (символов), четвертого управляющего выхода блока формирования частот со вторым управляющим входом четвертого ключа, выхода ОЛЗ на N бит (символов) с информационным входом вычислителя, выхода вычислителя с информационным входом d-канальной линии задержки на N бит (символов), выхода d-канальной линии задержки на N бит (символов) со вторым информационным входом четвертого ключа.