RU2486682C2

RU2486682C2 - Устройство синхронизации псевдослучайной последовательности с функцией исправления ошибок

Info

Publication number: RU2486682C2
Application number: RU2011131431/08A
Authority: RU
Inventors: Олег Владимирович Иванцов; Денис Евгеньевич Горохов; Алексей Николаевич Цибуля; Иван Юрьевич Гагарин; Александр Александрович Кузькин
Priority date: 2011-07-26
Filing date: 2011-07-26
Publication date: 2013-06-27
Also published as: RU2011131431A

Abstract

Изобретение относится к технике передачи дискретной информации и предназначено для синхронизации псевдослучайных последовательностей. Технический результат - обеспечение правильной синхронизации при снижении качества канала связи одновременно с отсутствием возможности ложной синхронизации. Для этого в устройстве синхронизации псевдослучайной последовательности дополнительно используются результаты анализа канала связи из детектора качества канала связи. Устройство синхронизации ПСП содержит управляемый инвертор, схему сравнения принимаемой и местной псевдослучайной последовательности, схему сложения, счетчики нулей и ошибок, инвертор единиц, регистр с обратными связями и две ОЛЗ на один бит. 1 ил.

Description

Изобретение относится к технике передачи дискретной информации и может быть использовано для синхронизации псевдослучайных последовательностей (ПСП).

Устройством-аналогом является устройство, реализованное на основе патента США №3648237, кл. 178-69, опубликованного в 1972 году.

Недостатком данного аналога является низкая вероятность выделения зачетного отрезка (ЗОТ) при снижении качества канала связи.

Наиболее близким техническим решением является устройство, описанное в авторском свидетельстве СССР №698145, H04L 7/02, опубликованном в 1979 году.

Известное устройство синхронизации ПСП содержит последовательно соединенные первый ключ, линейный рекуррентный регистр с обратными связями (ЛРР), блок сравнения, а также второй ключ, выход и вход которого соединен соответственно со входом и выходом ЛРР с обратной связью, другой выход которого подключен ко входу дешифратора, при этом на вход первого ключа и другой вход блока сравнения подан входной сигнал, счетчик ошибок и счетчик импульсов, выход которого подключен ко вторым входам первого и второго ключей, а также блок сложения и последовательно соединенные детектор качества, дополнительный счетчик и элемент запрета, выход которого подключен к третьему входу первого ключа, а выход детектора качества подключен к входу блока сложения, выход которого соответственно через счетчик подключен к другому входу элемента запрета, и через счетчик - к другому входу дополнительного счетчика, при этом выход блока сравнения подключен к другому входу блока сложения.

Принцип работы устройства-прототипа заключается в следующем. На передающей стороне происходит формирование ПСП, которая затем передается по каналу связи с ошибками. На приемной стороне происходит формирование местной ПСП на основе принимаемой из канала внешней ПСП. Затем происходит сравнение внешней и местной ПСП. Результаты сравнения складываются с сигналами от детектора качества канала связи. При совпадении внешней и местной ПСП и отсутствии сигналов с детектора качества на протяжении определенного количества подряд идущих тактов, ЛРР переходит в режим автономного формирования местной ПСП. При этом происходит выделение сигнала фазового пуска. Выделение этого сигнала на приеме и передаче происходит одновременно.

Существенным недостатком этого устройства является то, что при достижении определенной частоты ошибок, не позволяющей выделить неискаженный отрезок ПСП требуемой длины, фазирования устройства не происходит.

Задачей изобретения является создание устройства синхронизации ПСП с функцией исправления ошибок, расширяющего возможность применения каналов связи с различной частотой следования ошибок, при сохранении точности синхронизации.

Эта задача решается тем, что устройство синхронизации ПСП с функцией исправления ошибок, содержащее последовательно соединенные первый ключ, ЛРР с обратными связями, блок сравнения, а также второй ключ, выход и вход которого соединен соответственно со входом и выходом ЛРР с обратными связями, другой выход которого подключен ко входу дешифратора, при этом на вход первого ключа и другой вход блока сравнения подан входной сигнал, счетчик ошибок, а также блок сложения и детектор качества канала связи, выход которого подключен ко входу блока сложения, при этом выход блока сравнения подключен к другому входу блока сложения, согласно изобретению дополнено двумя одноканальными линиями задержки на один бит (ОЛЗ), управляемым инвертором, третьим ключом, счетчиком нулей («0») на с совпадений, инвертором единиц («1»), счетчиком нулей («0») на (m-c) совпадений и устройством выбора допустимого количества исправляемых ошибок.

Счетчик ошибок работает следующим образом от каждой приходящей логической «1» продвигает состояние счетчика на шаг вперед, каждый приходящий логический «0» оставляет состояние счетчика в прежнем состоянии. Данный счетчик реализован на JK-триггерах.

Каждая из двух одноканальных линий задержки выполнена на одноступенчатом Д-триггере. Он реализован на базе двухвходового двунаправленного ключа. При подаче на вход синхронизации С напряжения логического «0» ключ SW1 открывается, обеспечивая прохождение сигнала со входа Д на вход Q триггера. При появлении на входе синхронизации напряжения логической «1» открывается ключ SW2, замыкается цепь обратной связи, что обеспечивает хранение сигнала, записанного в триггер. Закрытый ключ SW1 исключает влияние изменений входных сигналов на состояние триггера.

Управляемый инвертор реализован на струбируемом буферном инверторе, который имеет два входа R-стробирующий и EZ-управляющий. Функция инвертора выполняется при подаче на входы R и EZ логического «0».

Третий ключ представляет собой одновходовый двунаправленный ключ, выполненный на МОП транзисторах р-типа, управляемых сигналами, поступающими на вход С ключа.

Счетчики «0» на с и m-c совпадений работают следующим образом: от каждой приходящей логической «1» счетчик становится в исходное состояние, а каждый приходящий логический «0» продвигает состояние счетчика на шаг вперед. Данные счетчики реализованы на JK-триггерах.

Инвертор единиц реализуется на струбируемом буферном инверторе. При наличии на входе EZ напряжения логического «0», а на входе R напряжения логической «1» на всех входах ИМС устанавливается напряжение логического «0».

Устройство выбора допустимого количества исправляемых ошибок реализовано с помощью переключателей и четырехразрядного компаратора, предназначенного для сравнения модулей двух четырехразрядных чисел. К одному сравниваемому входу А подключается счетчик ошибок, а к четырехразрядному входу В переключатели, коммутацией которых обеспечивается выбор допустимого порога ошибок. В случае когда А=В и А>В соответственно на первом и втором выходах компаратора устанавливается напряжение логического «0».

Вход первой ОЛЗ подключен к выходу из канала связи, а выход к информационному входу управляемого инвертора. Вход второй ОЛЗ подключен к выходу цепи обратной связи ЛРР, а выход к информационному входу второго ключа. На управляющий вход управляемого инвертора сигнал поступает с блока сложения через третий ключ. С выхода управляемого инвертора, через первый ключ, сигнал подается на ЛРР с обратными связями. Емкость ЛРР с обратными связями, в связи с включением ОЛЗ на один бит, уменьшена на один бит и составляет (n-1). На вход счетчика «0» на с совпадений сигнал подается с блока сложения, а его выход подключен ко входам управления третьего ключа, сброса счетчика ошибок и включения инвертора «1». На вход инвертора «1» подается сигнал с блока сложения, а выход подключен к счетчику «0» на (m-c) совпадений. Информационный вход счетчика «0» на (m-c) совпадений соединен с выходом инвертора «1», а его выход подключен к управляющим входам первого и второго ключей. Выход запоминающего устройства выбора количества исправляемых ошибок подключен к счетчику ошибок, выход которого подключен ко входам сброса счетчиков нулей на с и (m-c) совпадений. Информационный вход счетчика ошибок подключен к выходу блока сложения.

Перечисленная новая совокупность существенных признаков обеспечивает возможность не только предотвращать ложное вхождение в синхронизм, но и обеспечивает правильную синхронизацию за счет исправления ошибок на принимаемой ПСП, при их количестве, не превышающем заданный порог.

Проведенный анализ уровня техники позволил установить, что аналоги, характеризующиеся совокупностью признаков, тождественных всем признакам заявленного технического решения, отсутствуют, что указывает на соответствие условию патентоспособности «новизна».

Результаты поиска известных решений в данной и смежных областях техники с целью выявления признаков, совпадающих с отличительными от прототипа признаками заявленного объекта, показали, что они не следуют явным образом из уровня техники. Из уровня техники также не выявлена известность влияния предусматриваемых существенными признаками заявленного изобретения преобразований на достижение указанного технического результата. Следовательно, заявленное изобретение соответствует условию патентоспособности «изобретательский уровень».

Заявляемое устройство поясняется чертежом, на котором показано: фиг.1 - структурная схема приемной стороны устройства синхронизации ПСП с функцией исправления ошибок.

Предложенное устройство содержит: первую ОЛЗ на один бит (1), управляемый инвертор (2), первый ключ (3), ЛРР с обратными связями (4), блок сравнения (5), вторую ОЛЗ на один бит (6), второй ключ (7), дешифратор (8), детектор качества канала связи (9), блок сложения (10), счетчик ошибок (11), счетчик нулей на с совпадений (12), третий ключ (13), инвертора «1» (14), счетчик нулей на (m-c) совпадений (15), запоминающее устройство выбора количества исправляемых ошибок (16). К выходу из канала связи подключены последовательно подключенные первая ОЛЗ (1), управляемый инвертор (2), первый ключ (3), ЛРР с обратными связями (4), блок сравнения (5), а также последовательно включенные вторая ОЛЗ на один бит (6) и второй ключ (7), выход ключа (7) и вход второй ОЛЗ на один бит (6) соединены соответственно со входом и выходом ЛРР с обратными связями (4), другой выход ЛРР с обратными связями (4) подключен ко входу дешифратора (8), при этом на вход первой ОЛЗ на один бит (1), другой вход блока сравнения (5) и детектор качества канала связи (9) подан входной сигнал, причем выход детектора качества канала связи (9) подключен ко входу блока сложения (10), выходы которого соответственно подключены к информационному входу счетчика ошибок (11), входу счетчика «0» на с совпадений (12), информационному входу третьего ключа (13) и входу инвертора «1» (14). Управляющий вход счетчика ошибок (11) подключен к выходу счетчика «0» на с совпадений (12), а выход соединен со входами сброса счетчиков нулей на с и (m-c) совпадений (12) и (15). Выход счетчика «0» на с совпадений «12» подключен ко входу сброса счетчика ошибок «11», входу включения инвертора «1» (14) и управляющему входу третьего ключа (13). Выход третьего ключа (13) подключен к управляющему входу управляемого инвертора (2). Информационный вход счетчика «0» на (m-c) совпадений (15) подключен к инвертору «1» (14), а выход соединен с управляющими входами первого ключа (3) и второго ключа (7). Выход устройства выбора количества исправляемых ошибок (16) подключен к управляющему входу счетчика ошибок (11).

Величина счетчика «0» на с совпадений выбирается такой, чтобы при минимальном ее значении обеспечить контроль за безыскаженным заполнением ЛРР на приеме. Для этого размер счетчика с выбирается в пределах z+1<c<4÷6 разряда, где z - максимальное расстояние между значащими разрядами образующего полинома ЛРР с обратными связями (4).

Значение параметра М - выбираемого количества исправляемых ошибок на ЗОТ, которое устанавливается на запоминающем устройстве выбора количества исправляемых ошибок, зависит от расстояния Хемминга d₀. Так как каждый зачетный отрезок, выделяемый на ПСП - это (n; k:)-код, имеющий свое минимальное кодовое расстояние d₀, где n - длина кода, а k - длина информационной части кода, то М может выбираться в пределах 0≤M≤(m-c)(d₀-1)/k без опасности повышения вероятности ложного фазирования. Что подтверждают эксперименты, проведенные на имитационной модели.

Промышленное применение изобретения обусловлено тем, что оно может быть осуществлено с помощью современной элементной базы с достижением указанного в изобретении назначения.

Экспериментальная проверка характеристик устройства синхронизации ПСП с функцией исправления ошибок была выполнена на ЭВМ в среде объектно-ориентированного программирования Borland С++ Builder 6.

Принцип работы предложенного устройства заключается в следующем.

Формирование местной ПСП на основе принятой осуществляется при помощи пропускания ПСП из канала связи через первый ключ (3) в ЛРР с обратными связями (4), где формируется местная ПСП, которая затем поступает в блок сравнения (5). Одновременно на другой вход блока сравнения (5) поступает ПСП из канала связи.

В блоке сравнения (5) происходит сравнение принимаемой и местной ПСП и при их совпадении выдаются нули на блок сложения (10), где производится операция логического сложения результатов предыдущего сравнения с сигналами от детектора качества канала связи (9).

Если сигналы детектора качества канала связи (9) отсутствуют, нули от блока сравнения (5) через блок сложения (10) поступают на счетчик «0» на с совпадений (12) и после с совпадений в блоке сравнения (5) сигнал счетчика «0» на с совпадений (12) обнуляет счетчик ошибок (11), включает в работу инвертор «1» (14) и замыкает третий ключ (13), после чего происходит заполнение счетчика «0» на (m-c) совпадений (15), когда он заполнится, он подает управляющий сигнал на первый и второй ключи (3) и (7), которые соответственно отключают ЛРР с обратными связями (4) от канала и переводят формирование местной ПСП в автономный режим. Переход в режим автономного формирования местной ПСП влечет за собой выполнение операции выделения сигнала фазового пуска в дешифраторе (8), на который ПСП поступает параллельным кодом из ЛРР с обратными связями (4). При этом выделение сигналов фазового пуска на приеме и передаче происходит синхронно. Таким образом, с совпадений в блоке сравнения (5) означает условное безыскаженное заполнение ЛРР с обратными связями (4), контролируемое детектором качества канала связи (9), а при заполнении счетчика «0» на (m-c) совпадений (15) безусловную синхронизацию ЛРР с обратными связями (4).

Если на входы блока сложения (10) поступают сигналы «1» с детектора качества канала вязи (9) и блока сравнения (5), то ошибка фиксируется счетчиком ошибок (11), а сигнал «1» с блока сложения (10) поступает на управляющий вход управляемого инвертора (2), который исправляет ошибку, находящуюся в этот момент во второй ОЛЗ на один бит (6). В инверторе «1» (14) сигнал «1» преобразуется в «0» и подается на счетчик «0» на (m-c) совпадений (15), который обеспечивает после поступления (m-c) нулей выдачу сигнала на первый и второй ключи (3) и (7) и переводит формирование местной ПСП в автономный режим. Если количество обнаруженных и исправленных ошибок, установленных в устройстве выбора количества исправляемых ошибок (16), превышает допустимый порог М, то счетчик ошибок (11) формирует управляющий сигнал «Сброс» для счетчиков нулей на с совпадений (12) и (m-c) совпадений (15) и перехода ЛРР с обратными связями (4) в автономный режим работы не происходит. Таким образом, операция формирования местной ПСП в автономном режиме выполняется в зависимости от сигналов, поступающих как от блока сравнения (5), так и от детектора качества канала связи (9), тем самым обеспечивается возможность выполнения этой операции при наличии ошибок на участке ЗОТ в принимаемой ПСП за счет их исправления, при условии, что их количество не превышает заданного порогового значения М.

Если на входы блока сложения (10) с детектора качества канала связи (9) и блока сравнения (5) поступают сигналы противоположных значений, то это приводит к запрету работы устройства синхронизации ПСП и указывает на неисправность элементов устройства.

Изобретение, при высокой точности определения факта потери синхронизации ПСП и защиты от ложной синхронизации, позволяет обеспечить синхронизацию ПСП при снижении качества канала связи.

Claims

Устройство синхронизации псевдослучайной последовательности, содержащее последовательно соединенные первый ключ, линейный рекуррентный регистр (ЛРР) с обратными связями, блок сравнения, а также второй ключ, выход которого соединен со входом ЛРР с обратными связями, другой выход которого подключен ко входу дешифратора, при этом на вход детектора качества канала связи и другой вход блока сравнения подан входной сигнал, а также блок сложения, вход которого подключен к выходу детектора качества канала связи, при этом выход блока сравнения подключен к другому входу блока сложения, счетчик ошибок, отличающееся тем, что введены две одноканальные линии задержки (ОЛЗ) на один бит, управляемый инвертор, третий ключ, счетчик «0» на c совпадений, инвертор «1», счетчик «0» на (m-c) совпадений и запоминающее устройство выбора количества исправляемых ошибок, входной сигнал подан на вход первого ключа через последовательно соединенные первую ОЛЗ на один бит и управляемый инвертор, управляющий вход управляемого инвертора соединен с выходом блока сложения через третий ключ, выход блока сложения подключен к информационным входам счетчика «0» на c совпадений, счетчика ошибок и инвертора «1», выход которого подключен к информационному входу счетчика «0» на (m-c) совпадений, выход которого подсоединен к управляющим входам первого и второго ключей, а выход счетчика «0» на c совпадений подсоединен к управляющему входу третьего ключа, входу инвертора «1» и входу сброса счетчика ошибок, выход которого подключен ко входам сброса счетчика «0» на c совпадений и счетчика «0» (m-c) совпадений, а к управляющему входу счетчика ошибок подключен выход запоминающего устройства выбора количества исправляемых ошибок.