RU2628222C2 - Majority element "7 and more of 13" - Google Patents

Majority element "7 and more of 13" Download PDF

Info

Publication number
RU2628222C2
RU2628222C2 RU2016101773A RU2016101773A RU2628222C2 RU 2628222 C2 RU2628222 C2 RU 2628222C2 RU 2016101773 A RU2016101773 A RU 2016101773A RU 2016101773 A RU2016101773 A RU 2016101773A RU 2628222 C2 RU2628222 C2 RU 2628222C2
Authority
RU
Russia
Prior art keywords
level
elements
output
levels
input
Prior art date
Application number
RU2016101773A
Other languages
Russian (ru)
Other versions
RU2016101773A (en
Inventor
Андрей Сергеевич Бутранов
Александр Максимович Винокуров
Сергей Иванович Звягинцев
Виталий Александрович Казначеев
Михаил Юрьевич Попов
Виктор Анатольевич Прасолов
Владимир Анатольевич Цимбал
Сергей Николаевич Шиманов
Евгений Александрович Яременко
Original Assignee
Межрегиональное общественное учреждение "Институт инженерной физики"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Межрегиональное общественное учреждение "Институт инженерной физики" filed Critical Межрегиональное общественное учреждение "Институт инженерной физики"
Priority to RU2016101773A priority Critical patent/RU2628222C2/en
Publication of RU2016101773A publication Critical patent/RU2016101773A/en
Application granted granted Critical
Publication of RU2628222C2 publication Critical patent/RU2628222C2/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs

Landscapes

  • Logic Circuits (AREA)

Abstract

FIELD: radio engineering, communication.
SUBSTANCE: invention can be used in special radiocommunication radio facilities for highly reliable data transmission over a radio channel under the influence of the interference complex, and can also be used as an element of a more complex device - a logic processing unit that implements the specified majority algorithm for increasing the reliability of the plurality of the majorization rules. The majority element "7 and more of 13" contains 13 hierarchical levels with 46 two-input AND elements and 42 logical OR elements.
EFFECT: schematic simplifying, reducing the nomenclature and the number of the used logical elements, ensuring the possibility of implementing the majority element on electronic components with a variable architecture.
2 dwg

Description

Изобретение относится к области радиотехники и может найти применение в радиосредствах специальной радиосвязи для высоконадежной передачи данных по радиоканалу в условиях воздействия комплекса помех, а также может быть использовано как элемент более сложного устройства - блока логической обработки, реализующего заданный мажоритарный алгоритм повышения достоверности по совокупности правил мажоритирования [МПК G06F 7/38, H03K 19/23].The invention relates to the field of radio engineering and can find application in radio means of special radio communication for highly reliable data transmission over a radio channel under the influence of an interference complex, and can also be used as an element of a more complex device - a logical processing unit that implements a given majority algorithm for increasing the reliability of the set of majority rules [IPC G06F 7/38, H03K 19/23].

Из уровня техники известен МАЖОРИТАРНЫЙ ЭЛЕМЕНТ [авторское свидетельство СССР №1819100], содержащий управляемый генератор импульсов, 2 счетчика, дешифратор, коммутатор, цифровой компаратор, 3 элемента И и D-триггер.The MAZHORITARY ELEMENT [USSR author's certificate No. 1819100] is known from the prior art, containing a controlled pulse generator, 2 counters, a decoder, a switch, a digital comparator, 3 I elements and a D-trigger.

Недостатком аналога является использование большой номенклатуры логических элементов, а также сложность реализации на электронных компонентах с изменяемой архитектурой.The disadvantage of the analogue is the use of a large range of logical elements, as well as the complexity of implementation on electronic components with a variable architecture.

Наиболее близким по технической сущности является МАЖОРИТАРНЫЙ МОДУЛЬ [патент РФ на изобретение №2533079], при этом вариант реализации им мажоритарной функции «4 и более из 7» содержит совокупность 14 мажоритарных элементов, которые реализуют мажоритарную функцию трех аргументов, 10284 двухвходовых элементов И и 1713 элементов ИЛИ.The closest in technical essence is the MAJORITY MODULE [RF patent for invention No. 2533079], while the embodiment of the majority function “4 or more of 7” contains a combination of 14 majority elements that implement the majority function of three arguments, 10284 two-input elements And and 1713 elements OR.

Недостатком прототипа является схемотехническая сложность построения мажоритарного элемента, а также использование большой номенклатуры логических элементов и сложность реализации на электронных компонентах с изменяемой архитектурой.The disadvantage of the prototype is the circuit complexity of building a majority element, as well as the use of a large range of logical elements and the complexity of implementation on electronic components with a variable architecture.

Техническим результатом изобретения является схемотехническое упрощение, сокращение номенклатуры и числа используемых логических элементов, а также обеспечение возможности реализации мажоритарного элемента на электронных компонентах с изменяемой архитектурой.The technical result of the invention is a simplification of circuitry, reducing the range and number of logic elements used, as well as providing the possibility of implementing a majority element on electronic components with a variable architecture.

Технический результат достигается за счет того, что заявлен мажоритарный элемент «7 и более из 13», содержащий 46 двухвходовых элементов И и 42 элемента ИЛИ, отличающийся тем, что содержит 13 иерархических уровней с логическими элементами ИЛИ и двухвходовыми элементами И, каждый из первых 6 уровней состоит из 6 пар элементов ИЛИ и И, при этом каждый из 12 первых входов устройства соединен с соответствующей парой элементов ИЛИ и И 1 уровня, а 13 вход соединен с шестой парой логических элементов ИЛИ и И 2 уровня, выходы каждого их логических элементов 1 уровня соединены с парой элементов ИЛИ и И 2 уровня, при этом первый элемент ИЛИ 1 уровня соединен с первой парой логических элементов ИЛИ и И 3 уровня, выходы каждого из логических элементов 2 уровня соединены с парами логических элементов ИЛИ и И 3 уровня, при этом последний элемент И 2 уровня соединен с шестой парой элементов ИЛИ и И 4 уровня, выходы каждого их логических элементов 3 уровня соединены с парой элементов ИЛИ и И 4 уровня, при этом первый элемент ИЛИ 3 уровня соединен с первой парой логических элементов ИЛИ и И 5 уровня, выходы каждого из логических элементов 4 уровня соединены с парами логических элементов ИЛИ и И 5 уровня, при этом последний элемент И 4 уровня соединен с шестой парой элементов ИЛИ и И 6 уровня, выходы каждого их логических элементов 5 уровня соединены с парой элементов ИЛИ и И 6 уровня,The technical result is achieved due to the fact that the declared majority element "7 or more of 13", containing 46 two-input AND elements and 42 OR elements, characterized in that it contains 13 hierarchical levels with OR logical elements and two-input AND elements, each of the first 6 levels consists of 6 pairs of elements OR and AND, with each of the first 12 inputs of the device connected to the corresponding pair of elements OR and AND level 1, and 13 input connected to the sixth pair of logic elements OR and AND 2 levels, the outputs of each of their logical elements 1level are connected to a pair of elements OR and AND level 2, while the first element OR level 1 is connected to the first pair of logic elements OR and AND 3 levels, the outputs of each of the logic elements level 2 are connected to pairs of logical elements OR and AND 3 levels, while the last element AND level 2 is connected to the sixth pair of elements OR and AND 4 levels, the outputs of each of their logic elements level 3 are connected to a pair of elements OR and AND 4 levels, while the first element OR level 3 is connected to the first pair of logical elements OR and AND 5 level, outputs of each of the logic elements of level 4 are connected to pairs of logical elements OR and AND level 5, while the last element AND of level 4 is connected to a sixth pair of elements OR and AND level 6, the outputs of each of their logic elements level 5 are connected to a pair of elements OR and AND 6 ,

при этом выход первого элемента ИЛИ 5 уровня соединен с первым элементом И 7 уровня, к другому входу которого подключен выход первого элемента ИЛИ 6 уровня, выходы следующей пары элементов И и ИЛИ 6 уровня подключены к второму элементу И 7 уровня, при этом выход элемента ИЛИ 6 уровня также подключен к первому элементу И 8 уровня, на другой вход которого подключен выход первого элемента И 7 уровня, выходы следующей пары элементов И и ИЛИ 6 уровня подключены к третьему элементу И 7 уровня, при этом выход элемента ИЛИ 6 уровня также подключен к элементу И 9 уровня, к другому входу которого подключен выход первого элемента И 8 уровня, к выходу следующего элемента И 6 уровня подключен элемент ИЛИ 9 уровня, к другому входу которого подключен выход элемента ИЛИ 8 уровня,the output of the first OR element of level 5 is connected to the first element AND of level 7, the output of the first element of OR level 6 is connected to another input, the outputs of the next pair of AND and OR elements of level 6 are connected to the second element AND of level 7, while the output of the OR element The 6th level is also connected to the first And 8th level element, the output of the first And 7th level element is connected to the other input, the outputs of the next pair of And and 6th level elements are connected to the 3rd And 7th level element, while the output of the 6th OR element is also connected to element And level 9, the other input of which is connected an output of first AND 8 level next to the output of the AND element is connected to level 6 or level 9 to the other input of which is connected an output of OR 8 level,

выход следующего элемента ИЛИ 6 уровня подключен к третьему элементу И 8 уровня и к элементу И 10 уровня, к другому входу которого подключен выход элемента И 9 уровня, при этом к входу третьего элемента И 8 уровня подключен выход третьего элемента И 7 уровня,the output of the next element OR level 6 is connected to the third element And level 8 and to the element And level 10, to the other input of which the output of the element And level 9 is connected, while the output of the third element And level 8 is connected to the output of the third element And level 7,

выход следующего элемента И 6 уровня подключен к элементу ИЛИ 8 уровня, к другому входу которого подключен выход элемента ИЛИ 7 уровня,the output of the next element AND level 6 is connected to the element OR level 8, to the other input of which the output of the element OR level 7 is connected,

выход следующего элемента ИЛИ 6 уровня подключен ко второму элементу И 8 уровня, к второму входу которого подключен выход второго элемента И 7 уровня,the output of the next element OR level 6 is connected to the second element And level 8, to the second input of which the output of the second element And level 7 is connected,

выход следующего элемента И 6 уровня подключен к элементу ИЛИ 7 уровня, к другому входу которого подключен выход последнего элемента И 6 уровня, выход предпоследнего элемента ИЛИ 6 уровня подключен к элементу И 12 уровня, к второму входу которого подключен выход элемента И 11 уровня, к входу элемента И 11 уровня подключен выход элемента И 10 уровня, второй вход которого соединен с входом второго элемента И 8 уровня,the output of the next element And level 6 is connected to the OR element of level 7, the output of the last element And level 6 is connected to another input, the output of the penultimate element OR of level 6 is connected to the element And level 12, to the second input of which the output of the element And level 11 the input of the element And level 11 is connected to the output of the element And level 10, the second input of which is connected to the input of the second element And level 8,

выход третьего элемента И 8 уровня подключен к элементу ИЛИ 10 уровня, к другому входу которого подключен выход элемента ИЛИ 9 уровня, при этом выход элемента ИЛИ 10 уровня соединен с элементом ИЛИ 11 уровня, к другому входу которого подключен выход второго элемента И 8 уровня,the output of the third AND 8 level element is connected to the OR level 10 element, to the other input of which the output of the OR level 9 element is connected, while the output of the OR 10 level element is connected to the OR level 11 element, the output of the second AND 8 level element is connected to the other input,

к входам элемента ИЛИ 13 уровня подключен выход элемента ИЛИ 11 уровня и выход элемента И 12 уровня, при этом его выход является выходом мажоритарного повторителя.the inputs of the OR element of level 13 are connected to the output of the OR element of level 11 and the output of the element AND level 12, while its output is the output of the majority follower.

Краткое описание чертежейBrief Description of the Drawings

На фиг. 1 представлено схематичное изображение мажоритарного элемента «7 и более из 13».In FIG. 1 is a schematic representation of the majority element “7 or more of 13”.

На фиг. 2 представлен пример работы мажоритарного элемента «7 и более из 13».In FIG. 2 shows an example of the operation of the majority element “7 or more of 13”.

На чертежах большими цифрами отмечены порядковые номера иерархических уровней логических элементов, средними цифрами - порядковые номера входов и выходов устройства, а также логических элементов, маленькими цифрами отмечены состояния входов и выходов логических элементов, которые расположены над соответствующими цифрами.In the drawings, the large numbers indicate the serial numbers of hierarchical levels of logical elements, the middle numbers indicate the serial numbers of the inputs and outputs of the device, as well as logical elements, the small numbers indicate the status of the inputs and outputs of the logical elements located above the corresponding numbers.

На фигурах обозначено: 1-13 - входы устройства, 26-31 - элементы ИЛИ 2 уровня, 32-37 -элементы И 2 уровня, 38-43 - элементы ИЛИ 3 уровня, 44-49 - элементы И 3 уровня, 50-55 - элементы ИЛИ 4 уровня, 56-61 - элементы И 4 уровня, 62-67 - элементы ИЛИ 5 уровня, 68-73 - элементы И 5 уровня, 74-79 элементы ИЛИ 6 уровня, 80-85 - элементы И 6 уровня, 86 - элемент ИЛИ 7 уровня, 87-89 - элементы И 7 уровня, 90 - элемент И 8 уровня, 91-93 - элементы И 8 уровня, 94 - элемент И 9 уровня, 95 - элемент И 9 уровня, 96 - элемент И 10 уровня, 97 - элемент И 10 уровня, 98 - элемент ИЛИ 11 уровня, 99 - элемент И 11 уровня, 100 - элемент И 12 уровня, 101 - элемент И 13 уровня, 102 - выход устройства.The figures indicate: 1-13 - device inputs, 26-31 - elements OR 2 levels, 32-37 - elements AND 2 levels, 38-43 - elements OR 3 levels, 44-49 - elements 3 levels, 50-55 - elements OR 4 levels, 56-61 - elements AND 4 levels, 62-67 - elements OR 5 levels, 68-73 - elements AND 5 levels, 74-79 elements OR 6 levels, 80-85 - elements AND 6 levels, 86 - element OR level 7, 87-89 - elements 7 level, 90 - element 8 level, 91-93 - elements 8 level, 94 - element 9 level 9, 95 - element 9 level 9, 96 element I 10 level, 97 - element AND level 10, 98 - element OR level 11, 99 - element 11 level, 100 - element 12 level, 101 - e element And level 13, 102 - output device.

Осуществление изобретенияThe implementation of the invention

Мажоритарный элемент «7 и более из 13» содержит 13 иерархических уровней с логическими элементами ИЛИ и двухвходовыми элементами И, каждый из первых 12 уровней состоит из 6 пар элементов ИЛИ и И, при этом каждый из 12 первых входов устройства 1-12 соединен с соответствующей парой элементов ИЛИ 14-19 и И 20-25 1 уровня, а вход устройства 13 соединен с шестой парой логических элементов ИЛИ 31 и И 37 2 уровня, выходы каждого их логических элементов 1 уровня соединены с парой элементов ИЛИ 26-31 и И 32-37 2 уровня, при этом первый элемент ИЛИ 14 1 уровня соединен с первой парой логических элементов ИЛИ 38 и И 44 3 уровня, выходы каждого из логических элементов 2 уровня соединены с парами логических элементов ИЛИ 38-43 и И 44-49 3 уровня, при этом последний элемент И 37 2 уровня соединен с шестой парой элементов ИЛИ 55 и И 61 4 уровня, выходы каждого их логических элементов 3 уровня соединены с парой элементов ИЛИ 50-55 и И 56-61 4 уровня, при этом первый элемент ИЛИ 38 3 уровня соединен с первой парой логических элементов ИЛИ 62 и И 68 5 уровня, выходы каждого из логических элементов 4 уровня соединены с парами логических элементов ИЛИ 62-67 и И 68-73 5 уровня, при этом последний элемент И 61 4 уровня соединен с шестой парой элементов ИЛИ 79 и И 85 6 уровня, выходы каждого их логических элементов 5 уровня соединены с парой элементов ИЛИ 74-79 и И 80-85 6 уровня.The majority element “7 or more of 13” contains 13 hierarchical levels with logical elements OR and two-input elements AND, each of the first 12 levels consists of 6 pairs of elements OR and AND, while each of the 12 first inputs of device 1-12 is connected to the corresponding a pair of OR elements 14-19 and AND 20-25 of the 1st level, and the input of the device 13 is connected to the sixth pair of logical elements OR 31 and AND 37 of the 2nd level, the outputs of each of their logical elements of the 1st level are connected to a pair of OR elements 26-31 and And 32 -37 2 levels, with the first element OR 14 1 level connected to the first an arrays of logic elements OR 38 and AND 44 3 levels, the outputs of each of the logic elements 2 levels are connected to pairs of logic elements OR 38-43 and 44-49 3 levels, while the last element And 37 2 levels connected to the sixth pair of elements OR 55 and AND 61 4 levels, the outputs of each of their logic elements 3 levels are connected to a pair of elements OR 50-55 and AND 56-61 4 levels, while the first element OR 38 3 levels is connected to the first pair of logic elements OR 62 and AND 68 5 levels , the outputs of each of the logic elements of level 4 are connected to pairs of logical elements OR 62- 67 and И 68-73 of the 5th level, while the last element AND 61 of the 4th level is connected to the sixth pair of elements OR 79 and AND 85 of the 6th level, the outputs of each of their logical elements of the 5th level are connected to a pair of elements OR 74-79 and And 80-85 6 levels.

Выход первого элемента ИЛИ 62 5 уровня соединен с первым элементом И 87 7 уровня, к другому входу которого подключен выход первого элемента ИЛИ 74 6 уровня. Выходы следующей пары элементов И 80 и ИЛИ 75 6 уровня подключены к второму элементу И 88 7 уровня, при этом выход элемента ИЛИ 88 также подключен к первому элементу И 91 8 уровня, на другой вход которого подключен выход первого элемента И 87 7 уровня.The output of the first element OR level 5 62 is connected to the first element AND 87 7 level, to the other input of which the output of the first element OR level 74 6 is connected. The outputs of the next pair of elements AND 80 and OR 6 of the 6th level are connected to the second element And 88 of the 7th level, while the output of the element OR 88 is also connected to the first element And 91 of the 8th level, to the other input of which the output of the first element And 87 of the 7th level is connected.

Выходы следующей пары элементов И 81 и ИЛИ 76 6 уровня подключены к третьему элементу И 89 7 уровня, при этом выход элемента ИЛИ 76 также подключен к элементу И 95 9 уровня, к другому входу которого подключен выход первого элемента И 91 8 уровня, к выходу следующего элемента И 82 7 уровня подключен элемент ИЛИ 94 9 уровня, к другому ходу которого подключен выход элемента ИЛИ 90 8 уровня.The outputs of the next pair of elements AND 81 and OR 76 of the 6th level are connected to the third element And 89 of the 7th level, while the output of the element OR 76 is also connected to the element And 95 of the 9th level, the output of the first element And 91 of the 8th level is connected to the other input of the next element AND 82 7 level connected element OR 94 9 level, to the other move which is connected to the output of the element OR 90 8 level.

Выход следующего элемента ИЛИ 77 6 уровня подключен к третьему элементу И 93 8 уровня и к элементу И 96 10 уровня, к другому входу которого подключен выход элемента И 95 9 уровня, при этом к входу третьего элемента И 93 8 уровня подключен выход третьего элемента И 89 7 уровня.The output of the next element OR 77 of level 6 is connected to the third element And 93 of level 8 and to the element And 96 of level 10, to the other input of which the output of the element And 95 of level 9 is connected, while the output of the third element And 93 of level 8 is connected to the output of the third element And 89 7 levels.

Выход следующего элемента И 83 6 уровня подключен к элементу ИЛИ 90 8 уровня, к другому входу которого подключен выход элемента ИЛИ 86 7 уровня.The output of the next element AND 83 level 6 is connected to the element OR 90 8 level, to the other input of which the output of the element OR level 86 7 is connected.

Выход следующего элемента ИЛИ 78 6 уровня подключен второй элемент ИЛИ 92 8 уровня, к второму входу которого подключен выход второго элемента И 88 7 уровня. Выход следующего элемента И 84 6 уровня подключен к элементу ИЛИ 86 7 уровня, к другому входу которого подключен выход последнего элемента И 85 6 уровня, выход предпоследнего элемента ИЛИ 79 6 уровня подключен к элементу И 100 12 уровня, к второму входу которого подключен выход элемента И 99 11 уровня, к входу элемента И 99 11 уровня подключен выход элемента И 97 10 уровня, второй вход которого соединен с входом второго элемента И 92 8 уровня.The output of the next element OR 78 6 level connected to the second element OR 92 8 level, to the second input of which is connected the output of the second element And 88 7 level. The output of the next element AND 84 of the 6th level is connected to the element OR 86 of the 7th level, the output of the last element And 85 of the 6th level is connected to another input, the output of the penultimate element OR 79 of the 6th level is connected to the element And 100 of the 12th level, to the second input of which the output of the element is connected And 99 11 levels, to the input of the element And 99 11 levels connected the output of the element And 97 10 levels, the second input of which is connected to the input of the second element And 92 8 levels.

Выход третьего элемента И 93 8 уровня подключен к элементу ИЛИ 96 10 уровня к другому входу которого подключен выход элемента ИЛИ 94 9 уровня, при этом выход элемента ИЛИ 96 10 уровня соединен с элементом ИЛИ 98 11 уровня, к другому входу которого подключен выход второго элемента И 92 8 уровня.The output of the third level element AND 93 8 is connected to the level 10 OR 96 element to another input of which the output of the level 9 OR 94 element is connected, while the output of the level 10 OR 96 element is connected to the level 11 OR 98 element, the output of the second element is connected to the other input And 92 8 levels.

К входам элемента И 10113 уровня подключен выход элемента ИЛИ 98 11 уровня и выход элемента И 100 12 уровня, при этом его выход является выходом 102 мажоритарного повторителя.The outputs of the element OR 10113 of the level and the output of the element AND 100 of the 12th level are connected to the inputs of the element AND 10113 of the level, while its output is the output of the majority follower 102.

Технический результат изобретения - схемотехническое упрощение мажоритарного элемента, сокращение числа используемых логических элементов и сокращение номенклатуры применяемых логических элементов достигается за счет использования 13 иерархических уровней с логическими элементами ИЛИ и двухвходовыми элементами И. Прототип содержит 14 мажоритарных элементов, которые реализуют мажоритарную функцию трех аргументов, 10284 двухвходовых элементов И и 1713 элементов ИЛИ, при этом заявленное техническое решение содержит всего 88 логических элементов, из которых 42 элемента ИЛИ и 46 двухвходовых элементов И, что подтверждает вышеуказанный технический результат.The technical result of the invention is the schematic simplification of the majority element, reducing the number of logic elements used and reducing the range of logic elements used by using 13 hierarchical levels with OR logical elements and two-input elements I. The prototype contains 14 majority elements that implement the majority function of three arguments, 10284 two-input AND elements and 1713 OR elements, while the claimed technical solution contains a total of 88 logical elements ENTOV, of which 42 of the OR gate 46 and two-input AND gates, which confirms the above technical result.

Технический результат изобретения - обеспечение возможности реализации мажоритарного элемента на электронных компонентах с изменяемой архитектурой достигается за счет использования логических элементов ИЛИ и двухвходовых элементов И, реализация иерархических построений которых технически наиболее простая и реализуется на большинстве электронных компонентов с изменяемой архитектурой, например, программируемых логических микросхемах или различных контроллерах.The technical result of the invention is the ability to implement a majority element on electronic components with a variable architecture is achieved through the use of logical elements OR and two-input elements AND, the implementation of hierarchical constructions of which is technically the simplest and is implemented on most electronic components with a variable architecture, for example, programmable logic circuits or various controllers.

Заявленное техническое решение работает следующим образом.The claimed technical solution works as follows.

Принцип работы устройства заключается в том, что на входы 1-13 устройства поступает произвольная последовательность двоичных символов «1» и «0», а на выходе устройства - 102, по принятому критерию большинства «7 и более из 13» формируется «ответ» - значение тех элементов входной последовательности, число которых превышает число противоположных. Таким образом, если число логических единиц среди входных значений превышает число логических нулей, то на выходе устройства будет сформировано значение, равное логической «1», что будет справедливо и в обратном случае: при большем числе логических нулей, выходное значение будет соответствовать логическому «0».The principle of the device’s operation is that an arbitrary sequence of binary characters “1” and “0” is received at the inputs 1-13 of the device, and 102 at the device’s output, according to the accepted criterion of the majority of “7 or more of 13”, a “response” is formed - the value of those elements of the input sequence, the number of which exceeds the number of opposite ones. Thus, if the number of logical units among the input values exceeds the number of logical zeros, then a value equal to logical “1” will be generated at the output of the device, which will also be true in the opposite case: with a larger number of logical zeros, the output value will correspond to a logical “0 ".

В качестве примера, поясняющего работу мажоритарного элемента «7 и более из 13», рассмотрим поступление на входы устройства 1-13 вектора [1010111011101].As an example, explaining the operation of the majority element "7 or more of 13", we consider the arrival of the vector [1010111011101] at the inputs of the device 1-13.

После этого последовательно на выходах каждого из 13 уровней иерархического построения будут сформированы следующие вектора состояний (см. Фиг. 2): на выходах элементов 1 уровня 14, 20, 15, 21, 16, 22, 17, 23, 18, 24, 19 и 25 сформируется вектор [101011101110];After that, the following state vectors will be formed sequentially at the outputs of each of the 13 levels of hierarchical construction (see Fig. 2): at the outputs of level 1 elements 14, 20, 15, 21, 16, 22, 17, 23, 18, 24, 19 and 25 the vector [101011101110] is formed;

на выходах элементов 2 уровня 26, 32, 27, 33, 28, 24, 29, 25, 30, 36, 31 и 37 сформируется вектор [101011101110];at the outputs of level 2 elements 26, 32, 27, 33, 28, 24, 29, 25, 30, 36, 31, and 37, a vector [101011101110] will be formed;

на выходах элементов 3 уровня 38, 44, 39, 45, 40, 46, 41, 47, 42, 48, 43, и 49 сформируется вектор [111010111011];at the outputs of level 3 elements 38, 44, 39, 45, 40, 46, 41, 47, 42, 48, 43, and 49, a vector [111010111011] will be formed;

на выходах элементов 4 уровня 50, 56, 51, 57, 52, 58, 53, 59, 54, 60, 55 и 61 сформируется вектор [111010111010];at the outputs of level 4 elements 50, 56, 51, 57, 52, 58, 53, 59, 54, 60, 55 and 61, a vector [111010111010] will be formed;

на выходах элементов 5 уровня 62, 68, 63, 69, 64, 70, 65, 71, 66, 72, 67 и 73 сформируется вектор [111110101110];at the outputs of level 5 elements 62, 68, 63, 69, 64, 70, 65, 71, 66, 72, 67 and 73, a vector will be formed [111110101110];

на выходах элементов 6 уровня 74, 80, 75, 81, 76, 82, 77, 83, 78, 84, 79 и 85 сформируется вектор [111110101100];at the outputs of level 6 elements 74, 80, 75, 81, 76, 82, 77, 83, 78, 84, 79, and 85, a vector [111110101100] will be formed;

на выходах элементов 7 уровня 87, 88, 89 и 86 сформируется вектор [1111];at the outputs of elements of level 7, 87, 88, 89 and 86, a vector [1111] will be formed;

на выходах элементов 8 уровня 91, 92, 93 и 90 сформируется вектор [1111];at the outputs of level 8 elements 91, 92, 93 and 90 a vector will be formed [1111];

на выходах элементов 9 уровня 95 и 94 сформируется вектор [11];at the outputs of elements 9 of level 95 and 94 a vector will be formed [11];

на выходах элементов 10 уровня 97 и 96 сформируется вектор [11];at the outputs of elements 10 of level 97 and 96 a vector will be formed [11];

на выходах элементов 11 уровня 99 и 98 сформируется вектор [11];at the outputs of elements 11 of level 99 and 98, a vector will be formed [11];

выход элемента 100 12 уровня примет значение логического «0», при этом выход устройства 102, являющийся выходом элемента 101 13 уровня примет значение логической «1».the output of the level 12 element 100 will take a logical “0” value, while the output of the device 102, which is the output of the level 13 element 101 will take a logical “1” value.

При других входных значениях устройство работает аналогичным образом.With other input values, the device works in the same way.

Claims (1)

Мажоритарный элемент «7 и более из 13», содержащий 46 двухвходовых элементов И и 42 элемента ИЛИ, отличающийся тем, что содержит 13 иерархических уровней с логическими элементами ИЛИ и двухвходовыми элементами И, каждый из первых 6 уровней состоит из 6 пар элементов ИЛИ и И, при этом каждый из 12 первых входов устройства соединен с соответствующей парой элементов ИЛИ и И 1 уровня, а 13 вход соединен с шестой парой логических элементов ИЛИ и И 2 уровня, выходы каждого из логических элементов 1 уровня соединены с парой элементов ИЛИ и И 2 уровня, при этом первый элемент ИЛИ 1 уровня соединен с первой парой логических элементов ИЛИ и И 3 уровня, выходы каждого из логических элементов 2 уровня соединены с парами логических элементов ИЛИ и И 3 уровня, при этом последний элемент И 2 уровня соединен с шестой парой элементов ИЛИ и И 4 уровня, выходы каждого из логических элементов 3 уровня соединены с парой элементов ИЛИ и И 4 уровня, при этом первый элемент ИЛИ 3 уровня соединен с первой парой логических элементов ИЛИ и И 5 уровня, выходы каждого из логических элементов 4 уровня соединены с парами логических элементов ИЛИ и И 5 уровня, при этом последний элемент И 4 уровня соединен с шестой парой элементов ИЛИ и И 6 уровня, выходы каждого из логических элементов 5 уровня соединены с парой элементов ИЛИ и И 6 уровня, при этом выход первого элемента ИЛИ 5 уровня соединен с первым элементом И 7 уровня, к другому входу которого подключен выход первого элемента ИЛИ 6 уровня, выходы следующей пары элементов И и ИЛИ 6 уровня подключены к второму элементу И 7 уровня, при этом выход элемента ИЛИ 6 уровня также подключен к первому элементу И 8 уровня, на другой вход которого подключен выход первого элемента И 7 уровня, выходы следующей пары элементов И и ИЛИ 6 уровня подключены к третьему элементу И 7 уровня, при этом выход элемента ИЛИ 6 уровня также подключен к элементу И 9 уровня, к другому входу которого подключен выход первого элемента И 8 уровня, к выходу следующего элемента И 6 уровня подключен элемент ИЛИ 9 уровня, к другому входу которого подключен выход элемента ИЛИ 8 уровня, выход следующего элемента ИЛИ 6 уровня подключен к третьему элементу И 8 уровня и к элементу И 10 уровня, к другому входу которого подключен выход элемента И 9 уровня, при этом к входу третьего элемента И 8 уровня подключен выход третьего элемента И 7 уровня, выход следующего элемента И 6 уровня подключен к элементу ИЛИ 8 уровня, к другому входу которого подключен выход элемента ИЛИ 7 уровня, выход следующего элемента ИЛИ 6 уровня подключен к второму элементу И 8 уровня, к второму входу которого подключен выход второго элемента И 7 уровня, выход следующего элемента И 6 уровня подключен к элементу ИЛИ 7 уровня, к другому входу которого подключен выход последнего элемента И 6 уровня, выход предпоследнего элемента ИЛИ 6 уровня подключен к элементу И 12 уровня, к второму входу которого подключен выход элемента И 11 уровня, к входу элемента И 11 уровня подключен выход элемента И 10 уровня, второй вход которого соединен с входом второго элемента И 8 уровня, выход третьего элемента И 8 уровня подключен к элементу ИЛИ 10 уровня, к другому входу которого подключен выход элемента ИЛИ 9 уровня, при этом выход элемента ИЛИ 10 уровня соединен с элементом ИЛИ 11 уровня, к другому входу которого подключен выход второго элемента И 8 уровня, к входам элемента ИЛИ 13 уровня подключен выход элемента ИЛИ 11 уровня и выход элемента И 12 уровня, при этом его выход является выходом мажоритарного повторителя.The majority element "7 or more of 13" containing 46 two-input AND elements and 42 OR elements, characterized in that it contains 13 hierarchical levels with OR logical elements and two-input AND elements, each of the first 6 levels consists of 6 pairs of OR and AND elements , while each of the 12 first inputs of the device is connected to the corresponding pair of elements OR and AND level 1, and 13 the input is connected to the sixth pair of logic elements OR and AND 2 levels, the outputs of each of the logic elements level 1 are connected to a pair of elements OR and AND 2 level, while the first OR element of level 1 is connected to the first pair of logic elements OR and AND 3 levels, the outputs of each of the logic elements of 2 levels are connected to pairs of logical elements OR and AND 3 levels, while the last element AND 2 levels is connected to the sixth pair of elements OR and AND 4 levels, the outputs of each of the logic elements of 3 levels are connected to a pair of elements OR and AND 4 levels, while the first element OR of 3 levels is connected to the first pair of logic elements OR and AND 5 levels, the outputs of each of the logic elements of 4 levels are connected to pairs of logic their elements OR and AND level 5, with the last element AND 4 levels connected to the sixth pair of elements OR and AND 6 levels, the outputs of each of the logic elements 5 level connected to a pair of elements OR and AND 6 levels, while the output of the first element OR 5 level is connected to the first element And level 7, the output of the first element OR level 6 is connected to another input, the outputs of the next pair of elements AND and OR level 6 are connected to the second element And level 7, while the output of the element OR level 6 is also connected to the first element And level 8, to another in whose output is connected to the output of the first AND level 7 element, the outputs of the next pair of AND and OR level 6 elements are connected to the third AND level 7 element, while the output of the OR level 6 element is also connected to the And level 9 element, to the other input of which the output of the first element is connected And level 8, the OR element of level 9 is connected to the output of the next AND level 6 element, the output of the OR element of level 8 is connected to another input, the output of the next OR element of level 6 is connected to the third element AND level 8 and to the element AND level 10, to another cat entrance the output of the element And level 9 is connected, while the output of the third element And level 7 is connected to the input of the third element And level 8, the output of the next element And level 6 is connected to the OR element of level 8, the output of the OR element of level 7 is connected to another input the next element OR level 6 is connected to the second element And level 8, the second input of which the output of the second element And level 7 is connected, the output of the next element And level 6 is connected to the OR element 7 level, to the other input of which the output of the last element And level 6, the output of the penultimate element OR level 6 is connected to the element And level 12, to the second input of which the output of the element And level 11 is connected, to the input of the element And level 11 is connected the output of the element And level 10, the second input of which is connected to the input of the second element And 8th level, the output of the third AND 8th level element is connected to the OR element of 10th level, the output of the OR element of 9th level is connected to another input, while the output of the OR 10th level element is connected to the OR of 11th level, the output of the second AND element is connected to the other input 8 ur vnya, to the inputs of OR gate 13 is connected an output of the level or 11 level and the output level of AND gate 12, while its output is the output of a majority of the repeater.
RU2016101773A 2016-01-21 2016-01-21 Majority element "7 and more of 13" RU2628222C2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2016101773A RU2628222C2 (en) 2016-01-21 2016-01-21 Majority element "7 and more of 13"

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2016101773A RU2628222C2 (en) 2016-01-21 2016-01-21 Majority element "7 and more of 13"

Publications (2)

Publication Number Publication Date
RU2016101773A RU2016101773A (en) 2017-07-26
RU2628222C2 true RU2628222C2 (en) 2017-08-15

Family

ID=59498533

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2016101773A RU2628222C2 (en) 2016-01-21 2016-01-21 Majority element "7 and more of 13"

Country Status (1)

Country Link
RU (1) RU2628222C2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2785218C1 (en) * 2022-01-17 2022-12-05 ФЕДЕРАЛЬНОЕ ГОСУДАРСТВЕННОЕ КАЗЕННОЕ ВОЕННОЕ ОБРАЗОВАТЕЛЬНОЕ УЧРЕЖДЕНИЕ ВЫСШЕГО ОБРАЗОВАНИЯ "Военная академия Ракетных войск стратегического назначения имени Петра Великого" МИНИСТЕРСТВА ОБОРОНЫ РОССИЙСКОЙ ФЕДЕРАЦИИ METHOD FOR ADAPTIVE MAJORIZATION OF ELEMENTS “n OR MORE of (2n-1)”

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1499487A1 (en) * 1987-06-15 1989-08-07 Предприятие П/Я А-1376 Majority element
SU1531210A1 (en) * 1988-05-30 1989-12-23 Предприятие П/Я А-1376 Majority element "4or more out of 7"
SU1538249A1 (en) * 1988-08-30 1990-01-23 Предприятие П/Я А-1376 Majority element
RU52287U1 (en) * 2005-10-10 2006-03-10 Государственное образовательное учреждение высшего профессионального образования "Петербургский государственный университет путей сообщения" MAJORITY ELEMENT "THREE OF FIVE"
RU81019U1 (en) * 2008-10-06 2009-02-27 Государственное образовательное учреждение высшего профессионального образования "Петербургский государственный университет путей сообщения" MAJOR ELEMENT
RU2533079C1 (en) * 2013-07-09 2014-11-20 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Majority module

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1499487A1 (en) * 1987-06-15 1989-08-07 Предприятие П/Я А-1376 Majority element
SU1531210A1 (en) * 1988-05-30 1989-12-23 Предприятие П/Я А-1376 Majority element "4or more out of 7"
SU1538249A1 (en) * 1988-08-30 1990-01-23 Предприятие П/Я А-1376 Majority element
RU52287U1 (en) * 2005-10-10 2006-03-10 Государственное образовательное учреждение высшего профессионального образования "Петербургский государственный университет путей сообщения" MAJORITY ELEMENT "THREE OF FIVE"
RU81019U1 (en) * 2008-10-06 2009-02-27 Государственное образовательное учреждение высшего профессионального образования "Петербургский государственный университет путей сообщения" MAJOR ELEMENT
RU2533079C1 (en) * 2013-07-09 2014-11-20 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Majority module

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2785218C1 (en) * 2022-01-17 2022-12-05 ФЕДЕРАЛЬНОЕ ГОСУДАРСТВЕННОЕ КАЗЕННОЕ ВОЕННОЕ ОБРАЗОВАТЕЛЬНОЕ УЧРЕЖДЕНИЕ ВЫСШЕГО ОБРАЗОВАНИЯ "Военная академия Ракетных войск стратегического назначения имени Петра Великого" МИНИСТЕРСТВА ОБОРОНЫ РОССИЙСКОЙ ФЕДЕРАЦИИ METHOD FOR ADAPTIVE MAJORIZATION OF ELEMENTS “n OR MORE of (2n-1)”

Also Published As

Publication number Publication date
RU2016101773A (en) 2017-07-26

Similar Documents

Publication Publication Date Title
RU2619197C1 (en) Majority element "4 and more of 7"
EP3494521B1 (en) Binary neural networks on progammable integrated circuits
Hakimi On realizability of a set of integers as degrees of the vertices of a linear graph. I
WO2014028302A2 (en) Systems and methods for applying flux to a quantum-coherent superconducting circuit
US9344093B2 (en) Counter
US4433372A (en) Integrated logic MOS counter circuit
Zhai Modulus synchronization in a network of nonlinear systems with antagonistic interactions and switching topologies
RU2665226C2 (en) “5 and more out of 9” majority element
Yeniçeri et al. Multi‐scroll chaotic attractors from a generalized time‐delay sampled‐data system
RU2628222C2 (en) Majority element "7 and more of 13"
RU2617588C1 (en) Majority element "8 and more of 15"
Yordzhev Random permutations, random sudoku matrices and randomized algorithms
RU2621340C1 (en) Majority element "6 and more of 11"
Wang et al. Analysis and design of primal-dual assignment networks
US10102180B2 (en) Majority circuit
Murali et al. Construction of a reconfigurable dynamic logic cell
RU2621280C1 (en) Binary number comparator
Günay et al. BER analysis and application in FPGA and FPAA based communication systems
Hellkvist et al. Continual learning with distributed optimization: Does CoCoA forget?
Kansal et al. On the problem of characterizing Boolean Petri nets
Yan et al. Construction of incompatible graph of finite state machines using the theory of semi-tensor product of matrices
Ben-Asher et al. Combining boolean gates and branching programs in one model can lead to faster circuits
Thirusangu et al. BOUNDED CONFLICT FREE PETRI NETS RELATIVE TO (Z
Uttley Imitation of pattern recognition and trial-and-error learning in a conditional probability computer
Hoare A theory of conjunction and concurrency

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20190122