SU1538249A1 - Majority element - Google Patents
Majority element Download PDFInfo
- Publication number
- SU1538249A1 SU1538249A1 SU884479140A SU4479140A SU1538249A1 SU 1538249 A1 SU1538249 A1 SU 1538249A1 SU 884479140 A SU884479140 A SU 884479140A SU 4479140 A SU4479140 A SU 4479140A SU 1538249 A1 SU1538249 A1 SU 1538249A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- switch
- input
- information
- output
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
Abstract
Изобретение относитс к цифровой автоматике и вычислительной технике и может быть использовано дл построени различных устройств обработки дискретной информации. Целью изобретени вл етс расширение функциональных возможностей и области применени путем обеспечени мажоритарных функций "5 или более из 9" и "6 или более из 11". Мажоритарный элемент содержит первый 1 и второй 2 коммутаторы "1 из 8" с входами стробировани , семь входов 7-13 переменных, элементы И 18-20, элементы ИЛИ 26 и 27, шины нулевого 21 и единичного 22 логических сигналов. Дл достижени поставленной цели в устройство дополнительно введены третий 3 и четвертый 4 коммутаторы "1 из 8", дешифратор 5 с трем входами и восемью выходами, пороговый элемент 23 "4 или более из 5", пороговый элемент 24 "3 или более из 5", пороговый элемент 25 "2 или более из 5", восьмой 14, дев тый 15, дес тый 16 и одиннадцатый 17 входы переменных мажоритарного элемента. 5 ил.The invention relates to digital automation and computing and can be used to build various devices for processing discrete information. The aim of the invention is to enhance the functionality and scope by providing the "5 or more of 9" and "6 or more of 11" majority functions. The majority element contains the first 1 and second 2 switches "1 of 8" with gating inputs, seven inputs 7-13 variables, elements AND 18-20, elements OR 26 and 27, bus 21 and unit 22 logical signals. To achieve this goal, the third and fourth 4 switches "1 out of 8", a decoder 5 with three inputs and eight outputs, the threshold element 23 "4 or more of 5", the threshold element 24 "3 or more of 5" are additionally introduced into the device. , threshold element 25 "2 or more of 5", eighth 14, ninth 15, tenth 16 and eleventh 17 inputs of variables of the majority element. 5 il.
Description
7/ЛЩЦ- 7 / LSCHTs-
Фие1Fie1
315382 9315382 9
бировани , семь входов переменных , элементы И 18-20, элементы ИЛИ 26 и 27, шины нулевого 21 и единичного 22 логических сигналов. Дл достижени поставленной цели в устройство дополнительно введены третий 3 и четвертый 4 коммутаторы 1 из 8, дешифратор 5 с трем входами и восемью выходами, пороговый элемент 23 k или более из 5, пороговый элемент 2k 3 или более из 5, пороговый элемент 25 2 или более из 5, восьмой 1, дев тый 15, дес тый 16 и одиннадцатый 17 входы переменных мажоритарного элемента. 3 з.п.ф-лы, k ил.bivi, seven inputs of variables, elements AND 18-20, elements OR 26 and 27, bus zero 21 and a single 22 logic signals. To achieve this goal, the third and fourth 4 switches 1 of 8, the decoder 5 with three inputs and eight outputs, the threshold element 23 k or more out of 5, the threshold element 2k 3 or more out of 5, the threshold element 25 2 or more from 5, eighth 1, ninth 15, tenth 16 and eleventh 17 inputs of variables of the majority element. 3 hp ff, k il.
Изобретение относитс к цифровой автоматике и вычислительной технике и может быть использовано дл построени различных устройств переработки дискретной информации.The invention relates to digital automation and computing and can be used to build various devices for processing discrete information.
Целью изобретени вл етс расширение функциональных возможностей и области применени за счет обеспечени мажоритарных функций 5 или более из 9 и 6 или более из 11.The aim of the invention is to enhance the functionality and scope by providing major functions of 5 or more of 9 and 6 or more of 11.
На фиг. 1 представлена функциональна схема предлагаемого мажоритарного элемента; на фиг. 2 - функциональна схема порогового элемента °А или более из на фиг. 3 - функциональна схема порогового элемента 3 или более из на фиг. 4 - функциональна схема порогового элемента 2 или более из 5.FIG. 1 shows a functional diagram of the proposed major element; in fig. 2 is a functional diagram of a threshold element ° A or more of FIG. 3 is a functional diagram of a threshold element 3 or more of FIG. 4 is a functional diagram of a threshold element 2 or more of 5.
Предлагаемый мажоритарный элемент (фиг.1) содержит первый 1, второй 2, Третий 3 и четвертый 4 коммутаторы Ч из 8, дешифратор 5, первый выход 6 которого соединен со стробирующим входом первого коммутатора 1, э восьмой выход - со стробирующим входом четвертого коммутатора , первый 7, второй 8, третий 9 входы переменных соединены соответственно с адресными входами всех коммутаторов 1-, четвер тый 10, п тый 11 и шестой 12 входы переменных, соединенные соответственно с входами дешифратора 5, седьмой 13, восьмой И, дев тый 15, дес тый 16 и одиннадцатый 17 входы переменных первый логический элемент И 18, входы которого соединены с седьмым 13, восьмым 14, дев тым 15, дес тым 16 и одиннадцатым 17 входами переменных, а выход - с вторым, третьим, п тым информационными входами первого коммутатора 1 и с первым информационным входом второго коммутатора 2, второй элемент И 19, входы которого соединены с вторым, третьим и п тым выходаThe proposed majority element (figure 1) contains the first 1, second 2, Third 3 and fourth 4 switches out of 8, the decoder 5, the first output 6 of which is connected to the gate input of the first switch 1, and the eighth output to the gate input of the fourth switch, the first 7, second 8, third 9 inputs of the variables are connected respectively to the address inputs of all the switches 1-, the fourth 10, the fifth 11 and the sixth 12 inputs of the variables, connected respectively to the inputs of the decoder 5, the seventh 13, the eighth And, the ninth 15, tenth 16th and eleventh 17 entrances first The first logical element And 18, the inputs of which are connected to the seventh 13, eighth 14, ninth 15, tenth 16 and eleventh 17 inputs of variables, and the output with the second, third, fifth information inputs of the first switch 1 and the first information input the second switch 2, the second element And 19, the inputs of which are connected to the second, third and fifth output
5five
00
5five
00
5five
00
5five
00
5five
ми дешифратора 5, а выход - со стробирующим входом второго коммутатора 2, третий элемент И 20, входы которого соединены с четвертым, шестым и седьмым выходами дешифратора 5, а выход - со стробирующим входом третьего коммутатора 3, шину 21 нулевого логического сигнала, соединенную с первым информационным входом первого коммутатора 1, шину 22 единичного логического сигнала, соединенную с восьмым информационным входом четвертого коммутатора k, пороговый элемент 4 или более из 5 23, входы которого соединены с седьмым 13, восьмым 14, дев тым 15, дес тым 16 и одиннадцатым 17 входами переменных, а выход - с четвертым, шестым, седьмым информационными входами первого коммутатора 1, с вторым, третьим, п тым информационными входами второго коммутатора 2 и с первым информационным входом третьего коммутатора 3, пороговый элемент 3 или более из 5 2, входы которого соединены с седьмым 13, восьмым И, дев тым 15, дес тым 16 и одиннадцатым 17 входами переменных, а выход - с восьмым информационным входом первого коммутатора 1, с четвертым , шестым, седьмым информационными входами второго коммутатора 2, с вторым, третьим и п тым информационными входами третьего коммутатора 3 и с первым информационным входом четвертого коммутатора h, пороговый элемент 2 или более из 5 25, входы которого соединены с седьмым 13, восьмым И, дев тым 15, дес тым 16mi decoder 5, and the output with the gate input of the second switch 2, the third element And 20, the inputs of which are connected to the fourth, sixth and seventh outputs of the decoder 5, and the output to the gate input of the third switch 3, the bus 21 zero logic signal connected to the first information input of the first switch 1, the bus 22 of a single logical signal connected to the eighth information input of the fourth switch k, a threshold element 4 or more of 5 23 whose inputs are connected to the seventh 13, eighth 14, ninth 15, tenth 16 the eleventh 17 inputs of variables, and the output with the fourth, sixth, seventh information inputs of the first switch 1, with the second, third, fifth information inputs of the second switch 2 and with the first information input of the third switch 3, threshold element 3 or more of 5 2, the inputs of which are connected to the seventh 13, eighth AND, ninth 15, tenth 16 and eleventh 17 inputs of variables, and the output - with the eighth information input of the first switch 1, with the fourth, sixth, seventh information inputs of the second switch 2, with the second, three im and fifth informational input of the third switch 3 and a first data input of the fourth switch h, threshold element 2 or more of 5 25 whose inputs are connected to the seventh 13, eighth And ninth 15, tenth 16
и одиннадцатым 17 входами переменных, а выход - с восьмым информационным входом второго коммутатора 2, с четвертым , шестым, седьмым информационными входами третьего коммутатора 3 и с вторым, третьим, п тым информационными входами четвертого коммутатора , первый элемент ИЛИ 26, входыand the eleventh 17 inputs of the variables, and the output - with the eighth information input of the second switch 2, with the fourth, sixth, seventh information inputs of the third switch 3 and with the second, third, fifth information inputs of the fourth switch, first element OR 26, inputs
1515
2020
которого соединены с седьмым 13, восьмым 1, дев тым 15, дес тым 16, одиннадцатым 17 входами переменных, а выход - с восьмым информационным входом третьего коммутатора 3 и с четвертым, шестым, седьмым информационными входами четвертого коммутатора Ц, второй элемент ИЛИ 27, входы которого соединены с выходами коммута- « торов 1-4, а его выход вл етс выходом 28 мажоритарного элемента.which are connected to the seventh 13, eighth 1, ninth 15, tenth 16, eleventh 17 inputs of variables, and the output - with the eighth information input of the third switch 3 and the fourth, sixth, seventh information inputs of the fourth switch C, the second element OR 27, the inputs of which are connected to the outputs of the commutators 1-4, and its output is the output 28 of the majority element.
Пороговый элемент 4 или более из 5 23 (фиг.2) соцержит коммутатор 29 со структурой 1 из 8, адресные входы которого соединены соответственно с седьмым 13, восьмым 14 и дев тым 15 входами переменных мажоритарного элемента, первый, второй, третий и п тый информационные входы соединены с шиной 21 нулевого логического сигнала, а выход - с выходом порогового элемента 23, элемент И 30, входы которого соединены с дес тым 16 и одиннадцатым 17 входами переменных, а выход - с четвертым, шестым и седьмым информационными входами коммутатора 29, элемент ИЛИ 31, входы которого соединены с дес тым 16 и одиннадцатым 17 входами переменных, а выход - с восьмым информационным входом коммутатора 29.The threshold element 4 or more of 5 23 (FIG. 2) combines the switch 29 with structure 1 of 8, the address inputs of which are connected respectively to the seventh 13, eighth 14 and ninth 15 inputs of the variable majority element, the first, second, third and fifth information inputs are connected to the bus 21 of the zero logic signal, and the output is connected to the output of the threshold element 23, element 30, whose inputs are connected to the tenth 16th and eleventh 17 variable inputs, and the output to the fourth, sixth and seventh information inputs of the switch 29, element OR 31, cat inputs cerned connected to the tenth and eleventh 16 17 input variables, and an output - to an eighth data input switch 29.
Пороговый элемент 3 или более из 5 24 (фиг.З) содержит коммутатор 32 со структурой 1 из 8, адресные входы которого соединены соответственно с седьмым 13, восьмым 14 и дев тым 14 входами переменных, первый информационный вход - с шиной 21 нулевого логического сигнала, восьмой информационный вход - с шиной 22 единичного логического сигнала, а выход - с выходом порогового элемента 24, элемент И 33, входы котос выходом порогового элемента 25,The threshold element 3 or more of the 5 24 (fig.Z) contains the switch 32 with the structure 1 of 8, the address inputs of which are connected respectively with the seventh 13, eighth 14 and ninth 14 variable inputs, the first information input with the bus 21 zero logic signal , the eighth information input - with the bus 22 of a single logical signal, and the output - with the output of the threshold element 24, the element And 33, the inputs are the output of the threshold element 25,
элемент И 36, входы которого соеди ны с дес тым 16 и одиннадцатым 17 входами переменных, а выход - с пе вым информационным входом коммутат ра 35, элемент ИЛИ 37, входы котор го соединены с дес тым 16 и одинна цатым 17 входами пеоеменных, а вых с вторым, третьим и п тым информац онными входами коммутатора 35, чет вертый, шестой, седьмой и восьмой информационные входы которого соед нены с шиной 22 единичного логиче кого сигнала.element 36, the inputs of which are connected to the tenth 16th and eleventh 17 inputs of variables, and the output - to the first information input of the switch 35, element OR 37, whose inputs are connected to the tenth 16 and one decimal 17 of the ground, and outlets with the second, third, and fifth information inputs of the switch 35, the fourth, sixth, seventh, and eighth information inputs of which are connected to the bus 22 of a single logical signal.
Предлагаемый мажоритарный элеме работает следующим образом.The proposed majority eleme works as follows.
Дл реализации мажоритарной фун ции 6 или более из 11 к шинам 7подаютс входные переменные Х1-Х11 При этом, если в кодовых комбинаци входных переменных Х1-Х11 содержат шесть или более логических единиц (1), то на выходе 28 мажоритарно 25 элемента по вл етс единичный логи ческий сигнал, а в остальных случа нулевой логический сигнал (О).For the implementation of the majority function of 6 or more out of 11, input variables X1-X11 are supplied to the buses 7. Moreover, if the code combination of input variables X1-X11 contains six or more logical units (1), then at the output of 28 majorities 25 elements appear a single logical signal, and in other cases a zero logical signal (O).
Реализаци мажоритарной функцииImplementation of the majority function
5 или более из 9 осуществл етс 30 при приложении к двум из входов пе менных посто нных нулевых сигналов к остальным входам - дев ти переме ных X.5 or more of 9 are carried out by applying to two of the inputs of constant zero signals to the remaining inputs — nine variables X.
Аналогично этому дл реализации мажоритарной функции 4 или более из 7 посто нные нулевые сигналы п кладываютс к четырем входам перем ных, дл реализации мажоритарной функции 3 или более из 5 - к шес входам переменных, а дл реализаци мажоритарной функции 2 или более 3 - к восьми входам переменных.Similarly, for the implementation of the majority function, 4 or more of the 7 constant zero signals are applied to four variable inputs, for the implementation of the majority function 3 or more from 5 to six variable inputs, and for the implementation of the majority function 2 or more 3, to eight variable inputs.
На выходе порогового элемента или более из 5м 23 единичные сигнаAt the exit of the threshold element or more from 5m 23 single signals
3535
4040
рого соединены с дес тым 16 и одиннад- 45 возникают в тех случа х, когда на16 and one 45 are in cases when
цатым 17 входами переменных, а выход - с вторым, третьим и п тым информационными входами коммутатора 32, элемент ИЛИ 34, входы которого соединены с дес тым 16 и одиннадцатым 17 входами переменных, а выход - с четвертым , шестым и седьмым информационными входами коммутатора 32.17 inputs of the variables, and the output with the second, third and fifth information inputs of the switch 32, the element OR 34, whose inputs are connected to the tenth 16 and eleventh 17 inputs of the variables, and the output with the fourth, sixth and seventh information inputs of the switch 32 .
Пороговый элемент 2 или более из 5 25 (фиг.4) содержит коммутатор 35 со структурой 1 из 8, адресные входы которого соединены соответственно с седьмым 13, восьмым 14 и дев тым 15 входами переменных, а выход -.The threshold element 2 or more of 5 25 (FIG. 4) contains a switch 35 with structure 1 of 8, the address inputs of which are connected to the seventh 13, eighth 14 and ninth 15 variable inputs, respectively, and the output is.
5050
5555
его входах переменных прилагаютс коды с четырьм и п тью единицами, а в остальных случа х - возникает нулевой сигнал. Единичные сигналы возникают на выходе порогового эле мента 3 или более из 5 24 в тех случа х, когда на его входах перем ных подаютс коды с трем , четырь и п тью единицами. Единичные сигна возникают на выходе порогового эле мента 2 или более из 5 25 в тех случа х, когда в кодах входных пер менных содержатс два, три, четыре или п ть единиц.its inputs of variables are codes with four and five units, and in the remaining cases a zero signal arises. Single signals occur at the output of a threshold element of 3 or more out of 5 24 in those cases when three, four and five units of codes are given at its inputs. Single signals occur at the output of a threshold element of 2 or more out of 5 25 in cases where two, three, four, or five units are included in the input variable codes.
1515
2020
382496382496
с выходом порогового элемента 25,with the release of the threshold element 25,
элемент И 36, входы которого соединены с дес тым 16 и одиннадцатым 17 входами переменных, а выход - с первым информационным входом коммутатора 35, элемент ИЛИ 37, входы которого соединены с дес тым 16 и одиннадцатым 17 входами пеоеменных, а выход - с вторым, третьим и п тым информационными входами коммутатора 35, четвертый , шестой, седьмой и восьмой информационные входы которого соединены с шиной 22 единичного логического сигнала.element 36, the inputs of which are connected to the tenth 16th and eleventh 17 inputs of variables, and the output - to the first information input of the switch 35, element OR 37, whose inputs are connected to the tenth 16th and eleventh 17 inputs of the ground, and the output to the second, the third and fifth information inputs of the switch 35, the fourth, sixth, seventh and eighth information inputs of which are connected to the bus 22 of a single logical signal.
Предлагаемый мажоритарный элемент работает следующим образом.The proposed majority element works as follows.
Дл реализации мажоритарной функции 6 или более из 11 к шинам 717 подаютс входные переменные Х1-Х11 При этом, если в кодовых комбинаци х входных переменных Х1-Х11 содержатс шесть или более логических единиц (1), то на выходе 28 мажоритарного 25 элемента по вл етс единичный логический сигнал, а в остальных случа х нулевой логический сигнал (О).To implement the majority function of 6 or more out of 11, input variables X1-X11 are supplied to buses 717. Moreover, if in code combinations of input variables X1-X11 there are six or more logical units (1), then at output 28 of the majority 25 elements a single logical signal, and in other cases a zero logical signal (O).
Реализаци мажоритарной функцииImplementation of the majority function
5 или более из 9 осуществл етс при приложении к двум из входов переменных посто нных нулевых сигналов, а к остальным входам - дев ти переменных X.5 or more of 9 are performed by applying two constant variables to two of the variable inputs, and nine variables X to the remaining inputs.
Аналогично этому дл реализации мажоритарной функции 4 или более из 7 посто нные нулевые сигналы прикладываютс к четырем входам переменных , дл реализации мажоритарной функции 3 или более из 5 - к шести входам переменных, а дл реализации мажоритарной функции 2 или более из 3 - к восьми входам переменных.Similarly, for the implementation of the majority function, 4 or more of the 7 permanent zero signals are applied to four variable inputs, to realize the majority function 3 or more of the 5 inputs to six variable inputs, and to realize the majority function 2 or more of the 3 inputs to eight inputs variables.
На выходе порогового элемента 4 или более из 5м 23 единичные сигналыAt the output of the threshold element 4 or more of 5m 23 single signals
00
5five
его входах переменных прилагаютс коды с четырьм и п тью единицами, а в остальных случа х - возникает нулевой сигнал. Единичные сигналы возникают на выходе порогового элемента 3 или более из 5 24 в тех случа х, когда на его входах переменных подаютс коды с трем , четырьм и п тью единицами. Единичные сигналы возникают на выходе порогового элемента 2 или более из 5 25 в тех случа х, когда в кодах входных переменных содержатс два, три, четыре или п ть единиц.its inputs of variables are codes with four and five units, and in the remaining cases a zero signal arises. Single signals occur at the output of a threshold element of 3 or more of 5 24 in cases where codes with three, four and five units are supplied at its variable inputs. Single signals occur at the output of a threshold element of 2 or more out of 5 25 in cases where the codes of the input variables contain two, three, four, or five units.
Таким образом, мажоритарный элемент реализует широкий класс мажоритарных логических функций, что свидетельствует о его широких функциональных возможност х и области применени .Thus, the majority element implements a wide class of majority logical functions, which indicates its wide functionality and field of application.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU884479140A SU1538249A1 (en) | 1988-08-30 | 1988-08-30 | Majority element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU884479140A SU1538249A1 (en) | 1988-08-30 | 1988-08-30 | Majority element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1538249A1 true SU1538249A1 (en) | 1990-01-23 |
Family
ID=21397743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU884479140A SU1538249A1 (en) | 1988-08-30 | 1988-08-30 | Majority element |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1538249A1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2621340C1 (en) * | 2016-01-21 | 2017-06-02 | Межрегиональное общественное учреждение "Институт инженерной физики" | Majority element "6 and more of 11" |
| RU2628222C2 (en) * | 2016-01-21 | 2017-08-15 | Межрегиональное общественное учреждение "Институт инженерной физики" | Majority element "7 and more of 13" |
-
1988
- 1988-08-30 SU SU884479140A patent/SU1538249A1/en active
Non-Patent Citations (1)
| Title |
|---|
| Абугов Ю.О., Диденко К.И., За- гарий Г.И. и др. Микроэлектронные устройства программного и логического управлени . - М.:Машиностроение, 1979, с. k, рис. 216. Авторское свидетельство СССР fP , кл. Н 03 К 19/23, 16.11.87. ( МАЖОРИТАРНЫЙ ЭЛЕМЕНТ * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2621340C1 (en) * | 2016-01-21 | 2017-06-02 | Межрегиональное общественное учреждение "Институт инженерной физики" | Majority element "6 and more of 11" |
| RU2628222C2 (en) * | 2016-01-21 | 2017-08-15 | Межрегиональное общественное учреждение "Институт инженерной физики" | Majority element "7 and more of 13" |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4620188A (en) | Multi-level logic circuit | |
| Imai et al. | A computation-universal two-dimensional 8-state triangular reversible cellular automaton | |
| Mouftah et al. | Design of ternary COS/MOS memory and sequential circuits | |
| US4107549A (en) | Ternary logic circuits with CMOS integrated circuits | |
| US4749886A (en) | Reduced parallel EXCLUSIVE or and EXCLUSIVE NOR gate | |
| SU1538249A1 (en) | Majority element | |
| US4408184A (en) | Keyboard switch circuit | |
| Blair | Low cost sorting circuit for VLSI | |
| Pugsley et al. | Some I2L circuits for multiple-valued logic | |
| US5557270A (en) | Dual conversion decoder | |
| RU2081512C1 (en) | Code converter | |
| SU1401449A1 (en) | Switching network | |
| RU2143722C1 (en) | Device for multiplication by modulo 7 | |
| RU2037269C1 (en) | Four-bit-gray-to-binary-coded-decimal code converter | |
| SU1264346A1 (en) | Code converter | |
| US4334213A (en) | Circuit for addressing binarily addressable memories with BCD addresses | |
| RU2022465C1 (en) | Chord coder | |
| US5373291A (en) | Decoder circuits | |
| RU2149442C1 (en) | Device for modulo seven multiplication | |
| SU1272334A1 (en) | Device for coding edge one | |
| JP3083738B2 (en) | Binary selection encoder | |
| RU2177642C2 (en) | Relator processor for identifying and selecting sub-median and super-median values of data variable | |
| SU1119004A1 (en) | Device for computing values of logical expressions of n variables | |
| SU1056187A1 (en) | Pseudorandom sequence generator | |
| EP0305583A1 (en) | Multivalued ALU |