RU2617588C1 - Majority element "8 and more of 15" - Google Patents

Majority element "8 and more of 15" Download PDF

Info

Publication number
RU2617588C1
RU2617588C1 RU2016101774A RU2016101774A RU2617588C1 RU 2617588 C1 RU2617588 C1 RU 2617588C1 RU 2016101774 A RU2016101774 A RU 2016101774A RU 2016101774 A RU2016101774 A RU 2016101774A RU 2617588 C1 RU2617588 C1 RU 2617588C1
Authority
RU
Russia
Prior art keywords
level
output
elements
input
levels
Prior art date
Application number
RU2016101774A
Other languages
Russian (ru)
Inventor
Алексей Дмитриевич Белов
Михаил Юрьевич Бессмертный
Андрей Сергеевич Бутранов
Александр Максимович Винокуров
Дмитрий Владимирович Катков
Михаил Юрьевич Попов
Сергей Владимирович Рябцев
Олег Евгеньевич Слободсков
Владимир Анатольевич Цимбал
Original Assignee
Межрегиональное общественное учреждение "Институт инженерной физики"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Межрегиональное общественное учреждение "Институт инженерной физики" filed Critical Межрегиональное общественное учреждение "Институт инженерной физики"
Priority to RU2016101774A priority Critical patent/RU2617588C1/en
Application granted granted Critical
Publication of RU2617588C1 publication Critical patent/RU2617588C1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
    • G06F7/575—Basic arithmetic logic units, i.e. devices selectable to perform either addition, subtraction or one of several logical operations, using, at least partially, the same circuitry

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Logic Circuits (AREA)

Abstract

FIELD: radio engineering, communication.
SUBSTANCE: majority element is executed on the 15 hierarchical levels with logical elements OR and two-input elements AND.
EFFECT: schematic simplifying, reducing the nomenclature and the number of logical elements used, ensuring the possibility of implementing the majority element on electronic components with a variable architecture.
2 dwg

Description

Изобретение относится к области радиотехники и может найти применение в радиосредствах специальной радиосвязи для высоконадежной передачи данных по радиоканалу в условиях воздействия комплекса помех, а также может быть использовано как элемент более сложного устройства - блока логической обработки, реализующий заданный мажоритарный алгоритм повышения достоверности по совокупности правил мажоритирования [МПК G06F 7/38, Н03К 19/23].The invention relates to the field of radio engineering and can find application in radio means of special radio communication for highly reliable data transmission over a radio channel under the influence of an interference complex, and can also be used as an element of a more complex device - a logical processing unit that implements a given majority algorithm for increasing the reliability of the set of majority rules [IPC G06F 7/38, H03K 19/23].

Из уровня техники известен МАЖОРИТАРНЫЙ ЭЛЕМЕНТ [авторское свидетельство СССР №1819100], содержащий управляемый генератор импульсов, 2 счетчика, дешифратор, коммутатор, цифровой компаратор, 3 элемента И и D-триггер.The MAZHORITARY ELEMENT [USSR author's certificate No. 1819100] is known from the prior art, containing a controlled pulse generator, 2 counters, a decoder, a switch, a digital comparator, 3 I elements and a D-trigger.

Недостатком аналога является использование большой номенклатуры логических элементов, а также сложность реализации на электронных компонентах с изменяемой архитектурой.The disadvantage of the analogue is the use of a large range of logical elements, as well as the complexity of implementation on electronic components with a variable architecture.

Наиболее близким по технической сущности является МАЖОРИТАРНЫЙ МОДУЛЬ [патент РФ на изобретение №2533079], при этом вариант реализации им мажоритарной функции «8 и более из 15» содержит совокупность 16 мажоритарных элементов, которые реализуют мажоритарную функцию трех аргументов, 45 031 двухвходовых элементов И и 6432 элемента ИЛИ.The closest in technical essence is the MAJORITY MODULE [RF patent for the invention No. 2533079], while the embodiment of the majority function “8 or more of 15” contains a combination of 16 majority elements that implement the majority function of three arguments, 45,031 two-input elements And and 6432 OR items.

Недостатком прототипа является схемотехническая сложность построения мажоритарного элемента, а также использование большого количества и номенклатуры логических элементов, а также сложность реализации на электронных компонентах с изменяемой архитектурой.The disadvantage of the prototype is the circuit complexity of building a majority element, as well as the use of a large number and range of logical elements, as well as the complexity of implementation on electronic components with a variable architecture.

Техническим результатом изобретения является схемотехническое упрощение, сокращение номенклатуры и числа используемых логических элементов, а также обеспечение возможности реализации мажоритарного элемента на электронных компонентах с изменяемой архитектурой.The technical result of the invention is a simplification of circuitry, reducing the range and number of logic elements used, as well as providing the possibility of implementing a majority element on electronic components with a variable architecture.

Технический результат достигается за счет того, что заявлен мажоритарный элемент «8 и более из 15», содержащий 56 двухвходовых элементов И и 61 элемент ИЛИ, отличающийся тем, что содержит 15 иерархических уровней с логическими элементами ИЛИ и двухвходовыми элементами И, каждый из первых 7 уровней состоит из 7 пар элементов ИЛИ и И, при этом каждый из 14 первых входов устройства соединен с соответствующей парой элементов ИЛИ и И 1 уровня, а 15 вход соединен с седьмой парой логических элементов ИЛИ и И 2 уровня, выходы каждого их логических элементов 1 уровня соединены с парой элементов ИЛИ и И 2 уровня, при этом первый элемент ИЛИ 1 уровня соединен с первой парой логических элементов ИЛИ и И 3 уровня, выходы каждого из логических элементов 2 уровня соединены с парами логических элементов ИЛИ и И 3 уровня, при этом последний элемент И 2 уровня соединен с седьмой парой элементов ИЛИ и И 4 уровня, выходы каждого их логических элементов 3 уровня соединены с парой элементов ИЛИ и И 4 уровня, при этом первый элемент ИЛИ 3 уровня соединен с первой парой логических элементов ИЛИ и И 5 уровня, выходы каждого из логических элементов 4 уровня соединены с парами логических элементов ИЛИ и И 5 уровня, при этом последний элемент И 4 уровня соединен с седьмой парой элементов ИЛИ и И 6 уровня, выходы каждого из логических элементов 5 уровня соединены с парой элементов ИЛИ и И 6 уровня, при этом выход первого элемента ИЛИ 5 уровня соединен с первой парой логических элементов ИЛИ и И 7 уровня, выходы каждого из логических элементов 6 уровня соединены с парами логических элементов ИЛИ и И 7 уровня, при этом последний элемент И 6 уровня соединен с четвертым элементом ИЛИ 8 уровня, к другому входу которого подключен выход последнего элемента И 7 уровня, выходы следующей пары логических элементов ИЛИ и И 7 уровня соединены с третьим элементом ИЛИ 8 уровня, при этом выход указанного элемента И 7 уровня также подключен к третьему элементу ИЛИ 9 уровня, к другому входу которого подключен выход четвертого элемента ИЛИ 8 уровня, выходы следующей пары логических элементов ИЛИ и И 7 уровня соединены со вторым элементом ИЛИ 8 уровня, при этом выход указанного элемента И 7 уровня также подключен к элементу ИЛИ 10 уровня, к другому входу которого подключен выход третьего элемента ИЛИ 9 уровня, выходы следующей пары логических элементов ИЛИ и И 7 уровня соединены с первым элементом ИЛИ 8 уровня, при этом выход указанного элемента И 7 уровня также подключен к элементу ИЛИ 11 уровня, на другой вход которого подключен выход элемента ИЛИ 10 уровня, выходы первых двух элементов ИЛИ 7 уровня подключены к элементу И 8 уровня, выход которого подключен в элементу И 9 уровня, другой вход которого подключен к выходу третьего элемента ИЛИ 7 уровня, выход элемента И 9 уровня подключен к элементу И 10 уровня, другой вход которого подключен к выходу четвертого элемента ИЛИ 7 уровня, выход элемента И 10 уровня подключен к элементу И 11 уровня, к другому входу которого подключен выход первого элемента ИЛИ 8 уровня, выход первого элемента И 7 уровня подключен к элементу ИЛИ 14 уровня, к другому входу которого подключен выход элемента ИЛИ 13 уровня, выход второго элемента И 7 уровня подключен к входу второго элемента ИЛИ 9 уровня и к входу элемента ИЛИ 13 уровня, при этом к другому входу элемента ИЛИ 13 уровня подключен выход элемента ИЛИ 12 уровня, а к другому входу второго элемента ИЛИ 9 уровня подключен выход третьего элемента ИЛИ 8 уровня, выход третьего элемента И 7 уровня подключен к входу первого элемента ИЛИ 9 уровня и к входу элемента ИЛИ 12 уровня, при этом к другому входу элемента ИЛИ 12 уровня подключен выход элемента ИЛИ 11 уровня, а к другому входу первого элемента ИЛИ 9 уровня подключен выход второго элемента ИЛИ 8 уровня, выход первого элемента ИЛИ 9 уровня и выход элемента И 11 уровня подключены к входу элемента И 12 уровня, выход которого, а также выход второго элемента ИЛИ 9 уровня подключены к входам элемента И 13 уровня, выход элемента И 13 уровня, а также выход элемента ИЛИ 14 уровня подключены к элементу И 15 уровня, выход которого является выходом мажоритарного повторителя.The technical result is achieved due to the fact that the declared majority element "8 or more of 15", containing 56 two-input AND elements and 61 OR elements, characterized in that it contains 15 hierarchical levels with OR logical elements and two-input AND elements, each of the first 7 levels consists of 7 pairs of elements OR and AND, with each of the first 14 inputs of the device connected to the corresponding pair of elements OR and AND level 1, and 15 input connected to the seventh pair of logic elements OR and AND 2 levels, the outputs of each of their logic elements 1level are connected to a pair of elements OR and AND level 2, while the first element OR level 1 is connected to the first pair of logic elements OR and AND 3 levels, the outputs of each of the logic elements level 2 are connected to pairs of logical elements OR and AND 3 levels, while the last element AND level 2 is connected to the seventh pair of elements OR and AND level 4, the outputs of each of their logic elements level 3 are connected to a pair of elements OR and level 4, while the first element OR level 3 is connected to the first pair of logic elements OR and AND 5 level, outputs of each о of 4 level logic elements are connected to pairs of OR and 5 level logic elements, while the last level 4 AND element is connected to the seventh pair of OR and 6 level elements, the outputs of each of the 5 level logic elements are connected to a pair of OR and AND 6 elements level, while the output of the first OR element of level 5 is connected to the first pair of logic elements OR and AND level 7, the outputs of each of the logic elements of level 6 are connected to pairs of logical elements OR and AND level 7, while the last element And level 6 is connected to the fourth ale with an OR of level 8, to the other input of which the output of the last AND level 7 element is connected, the outputs of the next pair of OR and AND 7 level logic elements are connected to the third OR level 8 element, while the output of the specified AND level 7 element is also connected to the third OR 9 element level, to the other input of which the output of the fourth element OR of level 8 is connected, the outputs of the next pair of logical elements OR and AND level 7 are connected to the second element OR of level 8, while the output of the specified element AND level 7 is also connected to the OR element of 10 the output to the other input of which the output of the third OR level 9 element is connected, the outputs of the next pair of OR and 7 level logic elements are connected to the first OR level 8 element, while the output of the specified level 7 AND element is also connected to the level 11 OR element the input of which the output of the OR element of level 10 is connected, the outputs of the first two elements of OR level 7 are connected to the element And level 8, the output of which is connected to the element And level 9, the other input of which is connected to the output of the third element OR level 7, the output of the element And level 9 It is connected to the AND element of level 10, the other input of which is connected to the output of the fourth element OR level 7, the output of the element And 10 level is connected to the element And level 11, the output of the first element OR level 8 is connected to another input, the output of the first And level 7 element is connected to the OR element of level 14, the output of the second element OR of level 7 is connected to the input of the second element OR of level 9 and to the input of the element OR of level 13, while the output of the element OR of level 13 is connected to the other input of the element OR of level 13 ale ent OR level 12, and the output of the third element OR level 8 is connected to another input of the second element OR level 9, the output of the third element AND level 7 is connected to the input of the first element OR level 9 and to the input of the element OR level 12, while to another input of the element OR level 12, the output of the OR element of level 11 is connected, and the output of the second element OR of level 8, the output of the first element OR of level 9 and the output of the element And level 11 are connected to the input of the element And level 12, the output of which, as well as the output of the second e ementa OR 9 levels are connected to inputs of the AND layer 13, and an output of level 13 and level or output member 14 connected to the AND layer 15, whose output is the output of a majority of the repeater.

Краткое описание чертежей.A brief description of the drawings.

На фиг. 1 представлено схематичное изображение мажоритарного элемента «8 и более из 15».In FIG. 1 is a schematic representation of the majority element “8 or more of 15”.

На фиг. 2 представлен пример работы мажоритарного элемента «8 и более из 15».In FIG. 2 shows an example of the operation of the majority element “8 or more of 15”.

На чертежах большими цифрами отмечены порядковые номера иерархических уровней логических элементов, средними цифрами, порядковые номера входов и выходов устройства, а также логических элементов, маленькими цифрами отмечены состояния входов и выходов логических элементов, которые расположены над соответствующим цифрами.In the drawings, the big numbers indicate the serial numbers of hierarchical levels of logical elements, the middle numbers, the serial numbers of the inputs and outputs of the device, as well as the logical elements, the small numbers indicate the status of the inputs and outputs of the logical elements that are located above the corresponding numbers.

На фигурах обозначено: 1-15 - входы устройства, 16-22 - элементы ИЛИ 2 уровня, 23-29 - элементы И 2 уровня, 44-50 - элементы ИЛИ 3 уровня, 51-57 - элементы И 3 уровня, 58-64 - элементы ИЛИ 4 уровня, 65-71 - элементы И 4 уровня, 72-78 - элементы ИЛИ 5 уровня, 79-85 - элементы И 5 уровня, 86-92 элементы ИЛИ 6 уровня, 93-99 - элементы И 6 уровня, 100-106 - элементы ИЛИ 7 уровня, 107-113 - элементы И 7 уровня, 114-117 - элементы ИЛИ 8 уровня, 118 - элемент И 8 уровня, 119-121 - элементы ИЛИ 9 уровня, 122 - элемент И 9 уровня, 123 - элемент ИЛИ 10 уровня, 124 - элемент И 10 уровня, 125 - элемент ИЛИ 11 уровня, 126 - элемент И 11 уровня, 127 - элемент ИЛИ 12 уровня, 128 - элемент И 12 уровня, 129 - элемент ИЛИ 13 уровня, 130 - элемент И 13 уровня, 131 - элемент ИЛИ 14 уровня, 132 - элемент ИЛИ 15 уровня, 133 - выход устройства.The figures indicate: 1-15 - device inputs, 16-22 - elements OR 2 levels, 23-29 - elements AND 2 levels, 44-50 - elements OR 3 levels, 51-57 - elements AND 3 levels, 58-64 - elements OR 4 levels, 65-71 - elements AND 4 levels, 72-78 - elements OR 5 levels, 79-85 - elements AND 5 levels, 86-92 elements OR 6 levels, 93-99 - elements AND 6 levels, 100-106 - elements OR level 7, 107-113 - elements AND level 7, 114-117 - elements OR level 8, 118 - element AND level 8, 119-121 - elements OR level 9, 122 - element 9 level, 123 - element OR level 10, 124 - element AND level 10, 125 - element OR level 11, 126 - element 11 level, 127 - ele ment OR level 12, 128 - element AND level 12, 129 - element OR level 13, 130 - element AND level 13, 131 - element OR level 14, 132 - element OR level 15, 133 - device output.

Осуществление изобретения.The implementation of the invention.

Мажоритарный элемент «8 и более из 15» содержит 15 иерархических уровней с логическими элементами ИЛИ и двухвходовыми элементами И, каждый из первых 7 уровней состоит из 7 пар элементов ИЛИ и И, при этом каждый из 14 первых входов 1-14 устройства соединен с соответствующей парой элементов ИЛИ 16-22 и И 23-29 1 уровня, а вход 15 устройства соединен с логическими элементами ИЛИ 36 и И 43 2 уровня, выходы каждого их логических элементов 1 уровня соединены с парой элементов ИЛИ 30-36 и И 37-43 2 уровня, при этом элемент ИЛИ 16 1 уровня соединен с логическими элементами ИЛИ 44 и И 51 3 уровня, выходы каждого из логических элементов 2 уровня соединены с парами логических элементов ИЛИ 44-50 и И 51-57 3 уровня, при этом логический элемент И 43 2 уровня соединен с элементами ИЛИ 64 и И 71 4 уровня, выходы каждого их логических элементов 3 уровня соединены с парой элементов ИЛИ 58-64 и И 65-71 4 уровня, при этом элемент ИЛИ 44 3 уровня соединен с логическими элементами ИЛИ 72 и И 79 5 уровня, выходы каждого из логических элементов 4 уровня соединены с парами логических элементов ИЛИ 72-78 и И 79-85 5 уровня, при этом элемент И 71 4 уровня соединен элементами ИЛИ 92 и И 99 6 уровня, выходы каждого из логических элементов 5 уровня соединены с парой элементов ИЛИ 86-92 и И 93-99 6 уровня, при этом выход элемента ИЛИ 72 5 уровня соединен с парой логических элементов ИЛИ 100 и И 107 7 уровня, выходы каждого из логических элементов 6 уровня соединены с парами логических элементов ИЛИ 100-106 и И 107-113 7 уровня, при этом элемент И 99 6 уровня соединен с четвертым элементом ИЛИ 117 8 уровня, к другому входу которого подключен выход последнего элемента И 113 7 уровня.The majority element "8 or more of 15" contains 15 hierarchical levels with logical elements OR and two-input elements AND, each of the first 7 levels consists of 7 pairs of elements OR and AND, with each of the 14 first inputs 1-14 of the device connected to the corresponding a pair of elements OR 16-22 and AND 23-29 level 1, and the input 15 of the device is connected to logic elements OR 36 and AND 43 2 levels, the outputs of each of their logic elements level 1 are connected to a pair of elements OR 30-36 and AND 37-43 2 levels, while the element OR 16 1 level is connected to the logical elements of the IL And 44 and I 51 are 3 levels, the outputs of each of the logic elements of 2 levels are connected to pairs of logical elements OR 44-50 and 51-57 of 3 levels, while the logical element 43 of 2 levels is connected to the elements OR 64 and AND 71 4 levels , the outputs of each of their logic level 3 elements are connected to a pair of OR elements 58-64 and AND 65-71 4 levels, while the element OR 44 3 levels are connected to logical elements OR 72 and AND 79 5 levels, the outputs of each of the logic elements 4 levels connected to pairs of logic elements OR 72-78 and AND 79-85 5 levels, while the element And 71 4 levels connected ele by the ORs 92 and AND 99 of the 6th level, the outputs of each of the logic elements of the 5th level are connected to a pair of ORs 86-92 and AND 93-99 of the 6th level, while the output of the ORs 72 5th level is connected to a pair of logical elements OR 100 and AND 107 7 levels, the outputs of each of the logic elements of the 6 level are connected to pairs of logical elements OR 100-106 and I 107-113 of the 7 level, while the element AND 99 of the 6 level is connected to the fourth element OR 117 of the 8 level, to the other input of which the output of the last Element And 113 7 level.

Выходы следующей пары логических элементов ИЛИ 106 и И 112 7 уровня соединены с третьим элементом ИЛИ 116 8 уровня, при этом выход указанного элемента И 112 7 уровня также подключен к третьему элементу ИЛИ 121 9 уровня, к другому входу которого подключен выход четвертого элемента ИЛИ 117 8 уровня.The outputs of the next pair of logic gates OR 106 and AND 112 7 level are connected to the third element OR 116 8 level, while the output of the specified element AND 112 7 level is also connected to the third element OR 121 9 level, to the other input of which the output of the fourth OR element 117 is connected 8 level.

Выходы следующей пары логических элементов ИЛИ 105 и И 111 7 уровня соединены со вторым элементом ИЛИ 115 8 уровня, при этом выход указанного элемента И 111 7 уровня также подключен к элементу ИЛИ 123 10 уровня, к другому входу которого подключен выход третьего элемента ИЛИ 1219 уровня.The outputs of the next pair of logic gates OR 105 and AND 111 level 7 are connected to the second element OR 115 8 level, while the output of the specified element AND 111 7 level is also connected to the element OR 123 10 level, to the other input of which the output of the third element OR level 1219 is connected .

Выходы следующей пары логических элементов ИЛИ 104 и И 110 7 уровня соединены со первым элементом ИЛИ 114 8 уровня, при этом выход указанного элемента И 110 7 уровня также подключен к элементу ИЛИ 125 11 уровня, на другой вход которого подключен выход элемента ИЛИ 123 10 уровня.The outputs of the next pair of logic elements OR 104 and AND 110 7 levels are connected to the first element OR 114 8 levels, while the output of the specified element AND 110 7 levels is also connected to the element OR 125 11 levels, to the other input of which the output of the element OR 123 123 level is connected .

Выходы первых двух элементов ИЛИ 100 и 101 7 уровня подключены к элементу И 118 8 уровня, выход которого подключен в элементу И 122 9 уровня, другой вход которого подключен к выходу третьего элемента ИЛИ 102 7 уровня, выход элемента И 122 9 уровня подключен к элементу И 124 10 уровня, другой вход которого подключен к выходу четвертого элемента ИЛИ 103 7 уровня, выход элемента И 124 10 уровня подключен к элементу И 126 11 уровня, к другому входу которого подключен выход первого элемента ИЛИ 114 8 уровня.The outputs of the first two elements OR level 100 and 101 are connected to the level 8 element AND 118, the output of which is connected to the level element AND 122 9, the other input of which is connected to the output of the third level OR element 102 of level 7, the output of the level 9 element AND 122 is connected to the element And 124 10 level, the other input of which is connected to the output of the fourth element OR 103 7 level, the output of the element And 124 10 level is connected to the element And 126 11 level, to the other input of which the output of the first element OR 114 8 level.

Выход первого элемента И 107 7 уровня подключен к элементу ИЛИ 131 14 уровня, к другому входу которого подключен выход элемента ИЛИ 129 13 уровня, выход второго элемента И 108 7 уровня подключен к входу второго элемента ИЛИ 9 уровня и к входу элемента ИЛИ 129 13 уровня, при этом к другому входу элемента ИЛИ 129 13 уровня подключен выход элемента ИЛИ 127 12 уровня, а к другому входу второго элемента ИЛИ 120 9 уровня подключен выход третьего элемента ИЛИ 166 8 уровня, выход третьего элемента И 109 7 уровня подключен к входу первого элемента ИЛИ 119 9 уровня и к входу элемента ИЛИ 127 12 уровня, при этом к другому входу элемента ИЛИ 127 12 уровня подключен выход элемента ИЛИ 125 11 уровня, а к другому входу первого элемента ИЛИ 119 9 уровня подключен выход второго элемента ИЛИ 115 8 уровня.The output of the first level AND element 107 107 is connected to the level 14 OR element 131, the output of the level 13 OR element 129 is connected to the other input, the output of the second level element AND 108 7 is connected to the input of the second level OR element 9 and level 13 OR element 129 , while the output of the OR element 127 of the 12 level is connected to another input of the OR element 129 of the 13 level, and the output of the third OR element 166 of the 8 level is connected to the other input of the second OR element 120 of the 9 level, the output of the third element AND 109 of the 7 level is connected to the input of the first element OR 119 9 levels and to the input of the element OR 12 and 127 level, with the other input of the OR gate 127 is connected 12-level element 125 or output level 11, and to another input of the first OR gate 119 connected to the output level 9 of the second OR gate 115 8 levels.

Выход первого элемента ИЛИ 119 9 уровня и выход элемента И 126 11 уровня подключены к входу элемента И 128 12 уровня, выход которого, а также выход второго элемента ИЛИ 120 9 уровня подключены к входам элемента И 130 13 уровня, выход элемента И 130 13 уровня, а также выходы элемента ИЛИ 131 14 уровня подключены к элементу И 132 15 уровня, выход которого 133 является выходом мажоритарного повторителя.The output of the first element OR level 9 9 and the output of the element AND level 11 11 are connected to the input of the element And 128 level 12, the output of which, as well as the output of the second element OR 120 9 level are connected to the inputs of the element And 130 13 level, the output of the element And 130 13 level , as well as the outputs of the element OR 131 of level 14 are connected to the element And 132 of level 15, the output of which 133 is the output of the majority follower.

Технический результат изобретения - схемотехническое упрощение мажоритарного элемента, сокращение числа используемых логических элементов и сокращение номенклатуры применяемых логических элементов достигается за счет использования 15 иерархических уровней с логическими элементами ИЛИ и двухвходовыми элементами И. Прототип содержит 16 мажоритарных элементов, которые реализуют мажоритарную функцию трех аргументов, 45 031 двухвходовых элементов И и 6432 элемента ИЛИ, при этом заявленное техническое решение содержит всего 117 логических элементов, из которых 61 элемента ИЛИ и 56 двухвходовых элементов И, что подтверждает вышеуказанный технический результат.The technical result of the invention is the schematic simplification of the majority element, reducing the number of logic elements used and reducing the range of logic elements used by using 15 hierarchical levels with OR logical elements and two-input elements I. The prototype contains 16 majority elements that implement the majority function of three arguments, 45 031 two-input AND elements and 6432 OR elements, while the claimed technical solution contains a total of 117 logical elements ENTOV, of which 61 of the OR gate 56 and two-input AND gates, which confirms the above technical result.

Технический результат изобретения - обеспечение возможности реализации мажоритарного элемента на электронных компонентах с изменяемой архитектурой достигается за счет использования логических элементов ИЛИ и двухвходовых элементов И, реализация иерархических построений которых технически наиболее простая и реализуется на большинстве электронных компонентов с изменяемой архитектурой, например, программируемых логических микросхемах или различных контроллерах.The technical result of the invention is the ability to implement a majority element on electronic components with a variable architecture is achieved through the use of logical elements OR and two-input elements AND, the implementation of hierarchical constructions of which is technically the simplest and is implemented on most electronic components with a variable architecture, for example, programmable logic circuits or various controllers.

Заявленное техническое решение работает следующим образом.The claimed technical solution works as follows.

Принцип работы устройства заключается в том, что на входы 1-15 устройства поступает произвольная последовательность двоичных символов «1» и «0», а на выходе устройства 133, по принятому критерию большинства «8 и более из 15» формируется «ответ» - значение тех элементов входной последовательности, число которых превышает число противоположных. Таким образом, если число логических единиц среди входных значений превышает число логических нулей, то на выходе устройства будет сформировано значение, равное логической «1», что будет справедливо и в обратном случае: при большем числе логических нулей, выходное значение будет соответствовать логическому «0».The principle of operation of the device is that at the inputs 1-15 of the device an arbitrary sequence of binary characters “1” and “0” is received, and at the output of the device 133, according to the accepted criterion of the majority of “8 or more of 15”, a “response” is formed - the value those elements of the input sequence, the number of which exceeds the number of opposite ones. Thus, if the number of logical units among the input values exceeds the number of logical zeros, then a value equal to logical “1” will be generated at the output of the device, which will also be true in the opposite case: with a larger number of logical zeros, the output value will correspond to a logical “0 ".

В качестве примера, поясняющего работу мажоритарного элемента «8 и более из 15», рассмотрим поступление на входы устройства 1-15 вектора [1 0 1 0 1 0 1 1 1 0 1 1 1 0 1].As an example, explaining the operation of the majority element “8 or more of 15”, we consider the arrival of the vector [1 0 1 0 1 0 1 1 1 1 1 1 1 0 1] to the inputs of the device 1-15.

После этого последовательно на выходах каждого из 15 уровней иерархического построения будут сформированы следующие вектора состояний (см. Фиг. 2):After that, successively at the outputs of each of the 15 levels of the hierarchical construction, the following state vectors will be formed (see Fig. 2):

на выходах элементов 1 уровня 16, 23, 17, 24, 18, 25, 19, 26, 20, 27, 21, 28, 22 и 29 сформируется вектор [1 0 1 0 1 0 1 1 1 0 1 1 1 0];at the outputs of level 1 elements 16, 23, 17, 24, 18, 25, 19, 26, 20, 27, 21, 28, 22, and 29, a vector [1 0 1 0 1 0 1 1 1 0 1 1 1 0] will be formed ;

на выходах элементов 2 уровня 30, 37, 31, 38, 32, 39, 33, 40, 34, 41, 35, 42, 36 и 43 сформируется вектор [1 0 1 0 1 0 1 1 1 0 1 1 1 0];at the outputs of level 2 elements 30, 37, 31, 38, 32, 39, 33, 40, 34, 41, 35, 42, 36 and 43, a vector [1 0 1 0 1 0 1 1 1 0 1 1 1 0] will be formed ;

на выходах элементов 3 уровня 44, 51, 45, 52, 46, 53, 47, 54, 48, 55, 49, 56, 50 и 57 сформируется вектор [1 1 1 0 1 0 1 0 1 1 1 0 1 1];at the outputs of level 3 elements 44, 51, 45, 52, 46, 53, 47, 54, 48, 55, 49, 56, 50 and 57, a vector will be formed [1 1 1 0 1 0 1 0 1 1 1 0 1 1] ;

на выходах элементов 4 уровня 58, 65, 59, 66, 60, 67, 61, 68, 62, 69, 63, 70, 64 и 71 сформируется вектор [1 1 1 0 1 0 1 0 1 0 1 1 1 0];at the outputs of level 4 elements 58, 65, 59, 66, 60, 67, 61, 68, 62, 69, 63, 70, 64 and 71 a vector will be formed [1 1 1 0 1 0 1 0 1 0 1 1 1 0] ;

на выходах элементов 5 уровня 72, 79, 73, 80, 74, 81, 75, 82, 76, 83, 77, 84, 78 и 85 сформируется вектор [1 1 1 1 1 0 1 0 1 0 1 1 1 0];at the outputs of level 5 elements 72, 79, 73, 80, 74, 81, 75, 82, 76, 83, 77, 84, 78 and 85, a vector [1 1 1 1 1 1 0 1 0 1 0 1 1 1 0] will be formed ;

на выходах элементов 6 уровня 86, 93, 87, 94, 88, 95, 89, 96, 90, 97, 91, 98, 92 и 99 сформируется вектор [1 1 1 1 1 0 1 0 1 0 1 1 0 0];at the outputs of the elements of level 6 86, 93, 87, 94, 88, 95, 89, 96, 90, 97, 91, 98, 92 and 99, a vector will be formed [1 1 1 1 1 0 1 0 1 0 1 1 0 0] ;

на выходах элементов 7 уровня 100, 107, 101, 108, 102, 109, 103, 110, 104, 111, 105, 112, 106 и 113 сформируется вектор [1 1 1 1 1 1 1 0 1 0 1 0 1 0];at the outputs of elements of level 7, 100, 107, 101, 108, 102, 109, 103, 110, 104, 111, 105, 112, 106 and 113, a vector [1 1 1 1 1 1 1 1 0 1 0 1 0 1 0] will be formed ;

на выходах элементов 8 уровня 118, 114, 115, 116 и 117 сформируется вектор [1 1 1 1 0];at the outputs of level 8 elements 118, 114, 115, 116 and 117, a vector [1 1 1 1 0] will be formed;

на выходах элементов 9 уровня 122, 119, 120, 121 сформируется вектор [1 1 1 0];at the outputs of the elements of level 9 122, 119, 120, 121, a vector [1 1 1 0] will be formed;

на выходах элементов 10 уровня 124 и 123 сформируется вектор [1 0];at the outputs of elements 10 of level 124 and 123, a vector [1 0] will be formed;

на выходах элементов 11 уровня 126 и 125 сформируется вектор [1 0];at the outputs of elements 11 of level 126 and 125, a vector [1 0] will be formed;

на выходах элементов 12 уровня 128 и 127 сформируется вектор [1 1];at the outputs of the elements 12 of the level 128 and 127, a vector [1 1] will be formed;

на выходах элементов 13 уровня 130 и 129 сформируется вектор [1 1];at the outputs of elements 13 of level 130 and 129, a vector [1 1] will be formed;

выход элемента 131 14 уровня примет значение логической «1», при этом выход устройства 133, являющийся выходом элемента 132 15 уровня, примет значение логической «1».the output of the level element 131 14 will take a logical “1” value, while the output of the device 133, which is the output of the level element 132 15, will take a logical “1” value.

При других входных значениях устройство работает аналогичным образом.With other input values, the device works in the same way.

Claims (1)

Мажоритарный элемент «8 и более из 15», содержащий 46 двухвходовых элементов И и 12 элементов ИЛИ, отличающийся тем, что содержит 15 иерархических уровней с логическими элементами ИЛИ и двухвходовыми элементами И, каждый из первых 7 уровней состоит из 7 пар элементов ИЛИ и И, при этом каждый из 14 первых входов устройства соединен с соответствующей парой элементов ИЛИ и И 1 уровня, а 15 вход соединен с седьмой парой логических элементов ИЛИ и И 2 уровня, выходы каждого их логических элементов 1 уровня соединены с парой элементов ИЛИ и И 2 уровня, при этом первый элемент ИЛИ 1 уровня соединен с первой парой логических элементов ИЛИ и И 3 уровня, выходы каждого из логических элементов 2 уровня соединены с парами логических элементов ИЛИ и И 3 уровня, при этом последний элемент И 2 уровня соединен с седьмой парой элементов ИЛИ и И 4 уровня, выходы каждого их логических элементов 3 уровня соединены с парой элементов ИЛИ и И 4 уровня, при этом первый элемент ИЛИ 3 уровня соединен с первой парой логических элементов ИЛИ и И 5 уровня, выходы каждого из логических элементов 4 уровня соединены с парами логических элементов ИЛИ и И 5 уровня, при этом последний элемент И 4 уровня соединен с седьмой парой элементов ИЛИ и И 6 уровня, выходы каждого из логических элементов 5 уровня соединены с парой элементов ИЛИ и И 6 уровня, при этом выход первого элемента ИЛИ 5 уровня соединен с первой парой логических элементов ИЛИ и И 7 уровня, выходы каждого из логических элементов 6 уровня соединены с парами логических элементов ИЛИ и И 7 уровня, при этом последний элемент И 6 уровня соединен с четвертым элементом ИЛИ 8 уровня, к другому входу которого подключен выход последнего элемента И 7 уровня, выходы следующей пары логических элементов ИЛИ и И 7 уровня соединены с третьим элементом ИЛИ 8 уровня, при этом выход указанного элемента И 7 уровня также подключен к третьему элементу ИЛИ 9 уровня, к другому входу которого подключен выход четвертого элемента ИЛИ 8 уровня, выходы следующей пары логических элементов ИЛИ и И 7 уровня соединены с вторым элементом ИЛИ 8 уровня, при этом выход указанного элемента И 7 уровня также подключен к элементу ИЛИ 10 уровня, к другому входу которого подключен выход третьего элемента ИЛИ 9 уровня, выходы следующей пары логических элементов ИЛИ и И 7 уровня соединены с первым элементом ИЛИ 8 уровня, при этом выход указанного элемента И 7 уровня также подключен к элементу ИЛИ 11 уровня, на другой вход которого подключен выход элемента ИЛИ 10 уровня, выходы первых двух элементов ИЛИ 7 уровня подключены к элементу И 8 уровня, выход которого подключен в элементу И 9 уровня, другой вход которого подключен к выходу третьего элемента ИЛИ 7 уровня, выход элемента И 9 уровня подключен к элементу И 10 уровня, другой вход которого подключен к выходу четвертого элемента ИЛИ 7 уровня, выход элемента И 10 уровня подключен к элементу И 11 уровня, к другому входу которого подключен выход первого элемента ИЛИ 8 уровня, выход первого элемента И 7 уровня подключен к элементу ИЛИ 14 уровня, к другому входу которого подключен выход элемента ИЛИ 13 уровня, выход второго элемента И 7 уровня подключен к входу второго элемента ИЛИ 9 уровня и к входу элемента ИЛИ 13 уровня, при этом к другому входу элемента ИЛИ 13 уровня подключен выход элемента ИЛИ 12 уровня, а к другому входу второго элемента ИЛИ 9 уровня подключен выход третьего элемента ИЛИ 8 уровня, выход третьего элемента И 7 уровня подключен к входу первого элемента ИЛИ 9 уровня и к входу элемента ИЛИ 12 уровня, при этом к другому входу элемента ИЛИ 12 уровня подключен выход элемента ИЛИ 11 уровня, а к другому входу первого элемента ИЛИ 9 уровня подключен выход второго элемента ИЛИ 8 уровня, выход первого элемента ИЛИ 9 уровня и выход элемента И 11 уровня подключены к входу элемента И 12 уровня, выход которого, а также выход второго элемента ИЛИ 9 уровня подключены к входам элемента И 13 уровня, выход элемента И 13 уровня, а также выход элемента ИЛИ 14 уровня подключены к элементу И 15 уровня, выход которого является выходом мажоритарного повторителя.The majority element "8 or more of 15" containing 46 two-input AND elements and 12 OR elements, characterized in that it contains 15 hierarchical levels with OR logical elements and two-input AND elements, each of the first 7 levels consists of 7 pairs of OR and AND elements , while each of the first 14 inputs of the device is connected to a corresponding pair of elements OR and AND level 1, and 15 the input is connected to the seventh pair of logic elements OR and AND 2 levels, the outputs of each of their logic elements level 1 are connected to a pair of elements OR and AND 2 level, at that m, the first element of OR level 1 is connected to the first pair of logical elements OR and AND 3 levels, the outputs of each of the logic elements 2 levels are connected to pairs of logical elements OR and AND 3 levels, while the last element AND 2 levels is connected to the seventh pair of OR elements and And 4 levels, the outputs of each of their logic elements of 3 levels are connected to a pair of elements OR and AND 4 levels, while the first element OR of 3 levels is connected to the first pair of logic elements OR and AND 5 levels, the outputs of each of the logic elements of 4 levels are connected to pairs logs level elements OR and AND level 5, while the last element AND level 4 is connected to the seventh pair of elements OR and AND level 6, the outputs of each of the logic elements level 5 are connected to a pair of elements OR and AND 6 levels, while the output of the first element OR 5 level is connected to the first pair of logic elements OR and AND level 7, the outputs of each of the logic elements 6 level are connected to pairs of logic elements OR and AND 7 level, while the last element And level 6 is connected to the fourth element OR level 8, to the other input of which connected out the last element AND level 7, the outputs of the next pair of logical elements OR and AND 7 level are connected to the third element OR level 8, while the output of the specified element And level 7 is also connected to the third element OR level 9, to the other input of which the output of the fourth element OR 8 level, the outputs of the next pair of logical elements OR and AND 7 level are connected to the second element OR level 8, while the output of the specified element And level 7 is also connected to the OR element of level 10, to the other input of which the output of the third ele OR level 9, the outputs of the next pair of logic elements OR and AND level 7 are connected to the first element OR level 8, while the output of the specified element AND level 7 is also connected to the element OR level 11, to the other input of which the output of the element OR level 10 is connected, the outputs of the first two elements of OR level 7 are connected to the element And level 8, the output of which is connected to the element And level 9, the other input of which is connected to the output of the third element OR level 7, the output of the element And level 9 is connected to the element And level 10, another input of which I will connect it is connected to the output of the fourth OR element of level 7, the output of the And level 10 element is connected to the And level 11 element, to the other input of which the output of the first OR level 8 element is connected, the output of the first And 7 level element is connected to the OR level 14 element, to the other input of which the output of the OR element of level 13 is connected, the output of the second AND level 7 element is connected to the input of the second element of OR level 9 and to the input of the OR element of level 13, while the output of the OR element of level 12 is connected to the other input of the level 13 element, and to the other input of the second element OR 9 y the output of the third element OR level 8 is connected, the output of the third element AND level 7 is connected to the input of the first element OR level 9 and to the input of the element OR level 12, while the output of the element OR level 11 is connected to the other input of the element OR level 12, and to the other the output of the first element OR level 9 is connected to the output of the second element OR level 8, the output of the first element OR level 9 and the output of the element And level 11 are connected to the input of the element And level 12, the output of which, as well as the output of the second element OR level 9 are connected to the inputs of the element And 13 levels the output of the element AND level 13, as well as the output of the element OR level 14 are connected to the element And level 15, the output of which is the output of the majority follower.
RU2016101774A 2016-01-21 2016-01-21 Majority element "8 and more of 15" RU2617588C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2016101774A RU2617588C1 (en) 2016-01-21 2016-01-21 Majority element "8 and more of 15"

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2016101774A RU2617588C1 (en) 2016-01-21 2016-01-21 Majority element "8 and more of 15"

Publications (1)

Publication Number Publication Date
RU2617588C1 true RU2617588C1 (en) 2017-04-25

Family

ID=58643217

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2016101774A RU2617588C1 (en) 2016-01-21 2016-01-21 Majority element "8 and more of 15"

Country Status (1)

Country Link
RU (1) RU2617588C1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2759700C1 (en) * 2020-12-30 2021-11-17 Федеральное государственное унитарное предприятие "Научно-производственный центр автоматики и приборостроения имени академика Н.А. Пилюгина" (ФГУП "НПЦАП") Reconfigurable majority device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7129742B1 (en) * 2005-02-23 2006-10-31 The United States Of America As Represented By The National Security Agency Majority logic circuit
RU81017U1 (en) * 2008-10-06 2009-02-27 Государственное образовательное учреждение высшего профессионального образования "Петербургский государственный университет путей сообщения" MAJORITY ELEMENT "THREE OF FIVE"
RU2506696C1 (en) * 2012-09-10 2014-02-10 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") Majority decision element with multidigit internal signal presentation
RU2533079C1 (en) * 2013-07-09 2014-11-20 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Majority module

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7129742B1 (en) * 2005-02-23 2006-10-31 The United States Of America As Represented By The National Security Agency Majority logic circuit
RU81017U1 (en) * 2008-10-06 2009-02-27 Государственное образовательное учреждение высшего профессионального образования "Петербургский государственный университет путей сообщения" MAJORITY ELEMENT "THREE OF FIVE"
RU2506696C1 (en) * 2012-09-10 2014-02-10 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") Majority decision element with multidigit internal signal presentation
RU2533079C1 (en) * 2013-07-09 2014-11-20 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Majority module

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2759700C1 (en) * 2020-12-30 2021-11-17 Федеральное государственное унитарное предприятие "Научно-производственный центр автоматики и приборостроения имени академика Н.А. Пилюгина" (ФГУП "НПЦАП") Reconfigurable majority device

Similar Documents

Publication Publication Date Title
RU2619197C1 (en) Majority element "4 and more of 7"
RU2665226C2 (en) “5 and more out of 9” majority element
KR20200069347A (en) Inverted phase mode logic gates
Nahlus et al. Energy-efficient dot product computation using a switched analog circuit architecture
RU2617588C1 (en) Majority element "8 and more of 15"
Yeniçeri et al. Multi‐scroll chaotic attractors from a generalized time‐delay sampled‐data system
US3900742A (en) Threshold logic using complementary mos device
Padmaja et al. Design of a multiplexer in multiple logic styles for Low Power VLSI
RU2621340C1 (en) Majority element "6 and more of 11"
RU2628222C2 (en) Majority element "7 and more of 13"
Shinde et al. Design of fast and efficient 1-bit full adder and its performance analysis
Ben-Romdhane et al. Stochastic model of a metastability-based true random number generator
Vakil et al. Comparitive analysis of null convention logic and synchronous CMOS ripple carry adders
Sharma et al. Power comparison of single and dual rail 2: 1 mux designs at different levels of technology
Noori et al. Design and implementation of biquad filters using cmos circuit based active elements
Sakhare et al. Application of Galois field in VLSI using multi-valued logic
RU2610676C1 (en) Majoritarian module for systems with reconfiguration
Matrosova et al. Partially programmable circuit design
RU2518642C1 (en) Rank filter
RU2504900C1 (en) Analogue multiplexer
KR102012814B1 (en) Delay line circuit
Matrosova et al. Providing Reliability of Physical Systems: Partially Programmable Circuit Design
Taheri et al. Mixed-Signal Hardware Security: Attacks and Countermeasures for∆ Σ ADC
Meshram et al. Designed Implementation of Modified Area Efficient Enhanced Square Root Carry Select Adder
RU2574818C1 (en) Self-synchronous single-charge ternary adder

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20190122