RU2262190C1 - Digital frequencies synthesizer - Google Patents
Digital frequencies synthesizer Download PDFInfo
- Publication number
- RU2262190C1 RU2262190C1 RU2004112731/09A RU2004112731A RU2262190C1 RU 2262190 C1 RU2262190 C1 RU 2262190C1 RU 2004112731/09 A RU2004112731/09 A RU 2004112731/09A RU 2004112731 A RU2004112731 A RU 2004112731A RU 2262190 C1 RU2262190 C1 RU 2262190C1
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- phase
- code
- inputs
- Prior art date
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
Изобретение относится к радиотехнике, в частности к технике цифрового вычислительного синтеза частот, и может быть использовано для формирования сетки частот в радиопередающих и радиоприемных устройствах, а также в устройствах синхронизации различного применения.The invention relates to radio engineering, in particular to the technique of digital computational synthesis of frequencies, and can be used to form a frequency grid in radio transmitting and receiving devices, as well as in synchronization devices for various applications.
Известен цифровой синтезатор частот (Техника средств связи, серия ТРС, выпуск 9, 1983 г., с.66-71), содержащий последовательно соединенные накопитель кода, информационный вход которого соединен с входной шиной кода установки частоты, тактовый вход - с шиной опорного сигнала, фазосдвигающий сумматор, первый вход которого соединен с выходом накопителя кода, второй вход - с входной шиной кода установки фазы, постоянное запоминающее устройство, вход которого соединен с выходом фазосдвигающего сумматора, цифроаналоговый преобразователь, вход которого соединен с выходом постоянного запоминающего устройства, и фильтр низких частот, вход которого соединен с выходом цифроаналогового преобразователя, а выход - с выходной шиной устройства.A well-known digital frequency synthesizer (communications technology, TPC series, issue 9, 1983, p.66-71), containing a series-connected code drive, the information input of which is connected to the input bus of the frequency setting code, the clock input - with the reference signal bus a phase-shifting adder, the first input of which is connected to the output of the code storage device, the second input - with the input bus of the phase setting code, a permanent storage device, the input of which is connected to the output of the phase-shifting adder, a digital-to-analog converter, the input of which connected to the output of the permanent storage device, and a low-pass filter, the input of which is connected to the output of the digital-to-analog converter, and the output to the output bus of the device.
Недостатком данного цифрового синтезатора частот является ограниченный со стороны высоких частот диапазон синтезируемых колебаний. В известном синтезаторе частот максимальная выходная частота ограничена быстродействием накопителя кодов, поскольку код на выходе накопителя изменяется с тактовой частотой, равной частоте опорного (тактового) генератора f0.The disadvantage of this digital frequency synthesizer is the limited range of synthesized oscillations from the high-frequency side. In the known frequency synthesizer, the maximum output frequency is limited by the speed of the code store, since the code at the output of the drive changes with a clock frequency equal to the frequency of the reference (clock) generator f 0 .
Наиболее близким к предлагаемому изобретению является цифровой синтезатор частот (патент SU №1689937 А1), содержащий накопитель кода, блок памяти амплитуд, цифроаналоговый преобразователь, фильтр низких частот, выходную шину устройства, опорный генератор, блок синхронизации устройства, коммутатор, умножитель, N-1 блоков фазового сдвига, N регистров и N фазосдвигающих сумматоров, где N - число каналов синтезатора, входную шину кода установки частоты и входную шину формирования фазоманипулированного сигнала, причем входная шина кода установки частоты синтезатора подключена к входам кода установки частоты N-1 блоков фазового сдвига и к входу умножителя, выход которого подключен к входу накопителя кодов, выход которого подключен к информационному входу регистра первого канала и к входам кода фазы N-1 блоков фазового сдвига, выходы N-1 блоков фазового сдвига подключены к соответствующим информационным входам регистров с второго по N-ый, выходы регистров с 1-го по N-ый подключены к вторым входам соответствующих фазосдвигающих сумматоров, входная шина кода формирования фазоманипулированного сигнала синтезатора подключена к первому входу фазосдвигающих сумматоров, выходы которых подключены к соответствующим информационным входам коммутатора, выход опорного генератора подключен к входу блока синхронизации, первый выход которого подключен к входу синхронизации накопителя кода и входам синхронизации регистров, а группа выходов блока синхронизации подключена к управляющим входам коммутатора, выход которого подключен к входу блока памяти амплитуд, выход которого подключен к выходу синтезатора.Closest to the proposed invention is a digital frequency synthesizer (patent SU No. 1689937 A1), comprising a code drive, an amplitude memory unit, a digital-to-analog converter, a low-pass filter, an output device bus, a reference generator, a device synchronization unit, a switch, a multiplier, N-1 phase shift blocks, N registers and N phase-shifting adders, where N is the number of synthesizer channels, the input bus of the frequency setting code and the input bus of generating the phase-shifted signal, and the input bus of the setup code is the synthesizer frequency is connected to the inputs of the frequency setting code N-1 of the phase shift blocks and to the input of the multiplier, the output of which is connected to the input of the code store, the output of which is connected to the information input of the register of the first channel and to the inputs of the phase code N-1 of the phase shift blocks, outputs N -1 phase shift blocks are connected to the corresponding information inputs of the registers from the second to the Nth, the outputs of the registers from the 1st to the Nth are connected to the second inputs of the corresponding phase shifting adders, the input bus of the phase manipulation code The synthesizer signal is connected to the first input of the phase-shifting adders, the outputs of which are connected to the corresponding information inputs of the switch, the output of the reference generator is connected to the input of the synchronization block, the first output of which is connected to the synchronization input of the code storage and the synchronization inputs of the registers, and the group of outputs of the synchronization block is connected to the control the inputs of the switch, the output of which is connected to the input of the amplitude memory block, the output of which is connected to the output of the synthesizer.
В данном N-канальном синтезаторе удается обеспечить время формирования кодов в каждом блоке фазового сдвига равное, N·T0, T0=1/f0, a тактовая частота накопителя кодов понижается в N раз и становится равной f0/N, что создает предпосылки к увеличению выходной частоты синтезатора в N раз за счет повышения частоты синхронизации устройства f0 при сохранении тактовой частоты работы накопителя кодов.In this N-channel synthesizer, it is possible to provide a time for generating codes in each phase shift unit equal to N · T 0 , T 0 = 1 / f 0 , and the clock frequency of the code storage unit decreases N times and becomes equal to f 0 / N, which creates prerequisites for increasing the output frequency of the synthesizer by N times by increasing the synchronization frequency of the device f 0 while maintaining the clock frequency of the code storage.
Однако недостатком данного синтезатора являются крайне жесткие требования к быстродействию фазосдвигающего сумматора первого канала, искажение формы синтезируемого сигнала и, как следствие, ухудшение его спектральной чистоты. В конце цикла синтеза коммутатор передает код выборки с выхода фазосдвигающего сумматора N-го канала на вход блока памяти амплитуд, а блок памяти амплитуд формирует код амплитуды, в соответствии с которым цифроаналоговый преобразователь формирует уровень синтезируемого сигнала. Далее блок синхронизации устройства переходит к новому циклу синтеза, для чего формирует на первом выходе тактовый импульс, по которому новые коды фаз записываются в регистры N каналов синтезатора и поступают на входы N фазосдвигающих сумматоров, которые начинают вычислять новые значения N кодов выборки. Одновременно с этим блок синхронизации устройства формирует сигналы управления коммутатором, по которым коммутатор на время Т0 коммутирует выход фазосдвигающего сумматора первого канала на вход блока памяти амплитуд. При этом на время выполнения операции суммирования T∑ в фазосдвигающем сумматоре первого канала на входе и выходе блока памяти амплитуд возникают неверные коды, а, в конечном итоге, сигнал на выходе цифроаналогового преобразователя в течение времени T∑ будет иметь ложный уровень (выброс) и только в течение времени (Т0-Т∑) - верное значение. Далее, через время Т0, 2Т0,...(N-1)T0 после начала цикла синтеза, выходы фазосдвигающих сумматоров со второго по N-ый каналов, уже завершивших операцию суммирования, с помощью коммутатора последовательно подключаются к входу блока памяти амплитуд, вследствие чего цифроаналоговый преобразователь сформирует соответствующую последовательность уровней синтезируемого сигнала без ложных выбросов и задержек. Так как T∑ сопоставима с величиной Т0, подавление фильтром низких частот искажений выходного сигнала цифроаналогового преобразователя на первом такте цикла синтеза неэффективно, что приводит к существенному искажению выходного сигнала синтезатора и ухудшению его спектральных характеристик.However, the disadvantage of this synthesizer is the extremely stringent requirements for the speed of the phase-shifting adder of the first channel, the distortion of the shape of the synthesized signal and, as a consequence, the deterioration of its spectral purity. At the end of the synthesis cycle, the switch transmits the sample code from the output of the phase-shifting adder of the Nth channel to the input of the amplitude memory block, and the amplitude memory block generates an amplitude code, according to which the digital-to-analog converter generates the level of the synthesized signal. Next, the device synchronization block proceeds to a new synthesis cycle, for which it generates a clock pulse at the first output, according to which new phase codes are recorded in the N channel registers of the synthesizer and fed to the inputs of N phase shifting adders, which begin to calculate new values of N sample codes. At the same time, the device synchronization unit generates control signals for the switch, through which the switch for the time T 0 switches the output of the phase-shifting adder of the first channel to the input of the amplitude memory block. At the same time, during the summation operation T ∑ in the phase-shifting adder of the first channel, incorrect codes appear at the input and output of the amplitude memory block, and, ultimately, the signal at the output of the digital-to-analog converter for a period of time T ∑ will have a false level (surge) and only over time (T 0 -T ∑ ) - the correct value. Further, after a time T 0 , 2T 0 , ... (N-1) T 0 after the start of the synthesis cycle, the outputs of the phase-shifting adders from the second to the N-th channels, which have already completed the summation operation, are connected in series with the switch to the input of the memory block amplitudes, as a result of which the digital-to-analog converter will generate the corresponding sequence of levels of the synthesized signal without false emissions and delays. Since T ∑ is comparable with the value of T 0 , the suppression of the distortion of the output signal of the digital-analog converter by the low-pass filter at the first step of the synthesis cycle is inefficient, which leads to a significant distortion of the synthesizer output signal and the deterioration of its spectral characteristics.
Кроме того, выполнение условия T∑≪Т0, в силу конечного значения T∑, определенного современными схемотехническими и технологическими возможностями, ограничивает верхнее значение тактовой частоты f0, диапазон синтезируемых колебаний со стороны высоких частот и, как следствие, быстродействие устройства в целом.In addition, to satisfy the condition T Σ «T 0, by virtue final value T Σ, from an advanced circuit design and technological possibilities, the upper limit value of the clock frequency f 0, the range of oscillation synthesized by the high frequencies and, as a consequence, the performance of the whole device.
Изобретением решается задача повышения спектральной чистоты выходного сигнала, синтезируемого устройством, при снижении требований к быстродействию фазосдвигающих сумматоров.The invention solves the problem of increasing the spectral purity of the output signal synthesized by the device, while reducing the performance requirements of phase-shifting adders.
Для достижения этого технического результата в цифровой синтезатор частот, содержащий накопитель кода, блок памяти амплитуд, цифроаналоговый преобразователь, фильтр низких частот, выходную шину устройства, опорный генератор, блок синхронизации устройства, коммутатор, умножитель, входную шину кода установки частоты, входную шину кода формирования фазоманипулированного сигнала, N-1 блоков фазового сдвига, N фазосдвигающих сумматоров и N регистров, где N - число каналов синтезатора, причем входная шина кода установки частоты синтезатора подключена к входам кода установки частоты N-1 блоков фазового сдвига и к входу умножителя, выход которого подключен к входу накопителя кодов, выход которого подключен к информационному входу регистра первого канала и к входам кода фазы N-1 блоков фазового сдвига, выходы N-1 блоков фазового сдвига подключены к соответствующим информационным входам регистров с второго по N-ый, выходы регистров с 1-го по N-ый подключены к вторым входам соответствующих фазосдвигающих сумматоров, входная шина кода формирования фазоманипулированного сигнала синтезатора подключена к первому входу фазосдвигающих сумматоров, выходы которых подключены к соответствующим информационным входам коммутатора, выход опорного генератора подключен к входу блока синхронизации, первый выход которого подключен к входу синхронизации накопителя кода и входам синхронизации регистров, группа выходов блока синхронизации подключена к управляющим входам коммутатора, выход блока памяти амплитуд подключен к выходу синтезатора и дополнительно введен регистр памяти, вход синхронизации которого подключен ко второму выходу блока синхронизации, информационный вход подключен к выходу коммутатора, а выход подключен к входу блока памяти амплитуд.To achieve this technical result, a digital frequency synthesizer containing a code storage device, an amplitude memory unit, a digital-to-analog converter, a low-pass filter, a device output bus, a reference generator, a device synchronization unit, a switch, a multiplier, an input frequency setting code bus, an input code formation bus phase-shifted signal, N-1 phase-shift blocks, N phase-shifting adders and N registers, where N is the number of synthesizer channels, and the input bus of the synthesizer frequency setting code under it is connected to the inputs of the frequency setting code N-1 of the phase shift blocks and to the input of the multiplier, the output of which is connected to the input of the code store, the output of which is connected to the information input of the first channel register and to the inputs of the phase code N-1 of the phase shift blocks, outputs N-1 phase shift blocks are connected to the corresponding information inputs of the registers from the second to the Nth, the outputs of the registers from the 1st to the Nth are connected to the second inputs of the corresponding phase-shift adders, the input bus of the code for generating the phase-shifted synthesis signal The ora is connected to the first input of the phase-shifting adders, the outputs of which are connected to the corresponding information inputs of the switch, the output of the reference generator is connected to the input of the synchronization block, the first output of which is connected to the synchronization input of the code storage and register synchronization inputs, the group of outputs of the synchronization block is connected to the control inputs of the switch, the output of the amplitude memory block is connected to the output of the synthesizer and an additional memory register is introduced, the synchronization input of which is connected to the second course sync block, an information input connected to the output of the switch, and an output connected to the input of the storage unit amplitudes.
Отличительными признаками предлагаемого изобретения от указанного прототипа являются дополнительно введенный в него регистр памяти, вход которого подключен к выходу коммутатора, вход синхронизации подключен ко второму выходу блока синхронизации устройства, информационный выход подключен к входу блока памяти амплитуд.Distinctive features of the invention from the specified prototype are an additionally entered memory register, the input of which is connected to the output of the switch, the synchronization input is connected to the second output of the device synchronization block, the information output is connected to the input of the amplitude memory block.
Благодаря наличию этих признаков, фазосдвигающий сумматор первого канала формирует код выборки последующего цикла синтеза во время последнего такта предыдущего цикла синтеза, что позволяет исключить ложные значения и задержки синтезируемого сигнала и соответственно повысить его спектральную чистоту. При таком построении устройства время суммирования фазосдвигающего сумматора первого канала не должно превышать периода тактовой частоты Т0.Due to the presence of these features, the phase-shifting adder of the first channel generates a sample code for the next synthesis cycle during the last cycle of the previous synthesis cycle, which eliminates false values and delays of the synthesized signal and, accordingly, increases its spectral purity. With this construction of the device, the summation time of the phase-shifting adder of the first channel should not exceed the period of the clock frequency T 0 .
На чертеже представлена структурная схема цифрового синтезатора частот.The drawing shows a structural diagram of a digital frequency synthesizer.
Цифровой синтезатор частот содержит накопитель 1 кода, блок 2 памяти амплитуд, цифроаналоговый преобразователь 3, фильтр нижних частот 4, выходную шину 5 устройства, опорный генератор 6, блок 7 синхронизации устройства, коммутатор 8, умножитель 9, N фазосдвигающих сумматоров 10, входную шину 11 кода установки частоты, входную шину 12 кода формирования фазоманипулированного сигнала, N-1 блоков 13 фазового сдвига, каждый из которых содержит формирователь 14 весового коэффициента сдвига и сумматор-вычислитель 15, N регистров 16 и регистр 17 памяти.The digital frequency synthesizer contains a code drive 1, an amplitude memory unit 2, a digital-to-analog converter 3, a low-pass filter 4, a device output bus 5, a reference generator 6, a device synchronization unit 7, a switch 8, a multiplier 9, N phase-shifting adders 10, an input bus 11 a frequency setting code, an input bus 12 of a phase-shift signal generating code, N-1 phase shift blocks 13, each of which contains a weight shift coefficient shaper 14 and an adder-calculator 15, N registers 16 and a memory register 17.
Принцип действия предлагаемого цифрового синтезатора частот, как и устройства-прототипа, основан на одновременном формировании кодов N точек отсчета фазы синтезируемого колебания (выборок из памяти амплитуд), дискретно сдвинутых друг относительно друга на определенную величину, с последующим выбором кодов данных точек отсчета фазы в определенной последовательности в фиксированные моменты времени для получения требуемой формы выходного синтезируемого колебания.The principle of operation of the proposed digital frequency synthesizer, as well as the prototype device, is based on the simultaneous formation of codes of N reference points of the phase of the synthesized oscillations (samples from the amplitudes memory) discretely shifted relative to each other by a certain amount, followed by the selection of codes of these phase reference points in a certain sequence at fixed points in time to obtain the desired shape of the output synthesized oscillations.
Синтезатор частот работает следующим образом.The frequency synthesizer works as follows.
На входной шине 11 кода установки частоты устанавливается кодированное значение синтезируемой частоты К (код установки частоты). Это число поступает на вход умножителя 9, на выходе которого формируется код числа, равный K·N, где N - число каналов устройства. По тактовым импульсам с первого выхода блока 7 синхронизации устройства, формируемого с частотой fT=f0/N, где f0 - частота опорного генератора 6, накопитель 1 кода накапливает код K·N, в результате чего на его выходе в каждый тактовый момент времени tT=i·TT=i/fT (i=0, 1, 2, 3...) формируется пропорциональный фазе синтезируемого колебания код числа, который с выхода накопителя 1 кода поступает на входы сумматоров-вычислителей 16 N-1 блоков 13 фазового сдвига.On the input bus 11 of the frequency setting code, the encoded value of the synthesized frequency K (frequency setting code) is set. This number goes to the input of the multiplier 9, the output of which is formed by a number code equal to K · N, where N is the number of channels of the device. According to the clock pulses from the first output of the synchronization unit 7 of the device, formed with a frequency f T = f 0 / N, where f 0 is the frequency of the reference generator 6, the drive 1 of the code accumulates the code K · N, as a result of which at each output time t T = i · T T = i / f T (i = 0, 1, 2, 3 ...) a number code proportional to the phase of the synthesized oscillation is generated, which from the output of drive 1 of the code goes to the inputs of the adders 16 N- 1 blocks 13 phase shift.
Код К установки частоты одновременно поступает на входы формирователей 14 весового коэффициента сдвига N-1 блоков 13 фазового сдвига. Формирователь 14 весового коэффициента сдвига выполняет операцию умножения кода К установки частоты на постоянный коэффициент, равный номеру блока фазового сдвига, в результате чего на его выходе образуются коды чисел, равные, по каждому каналу соответственно, К, 2К...(N-1)K, которые в сумматорах-вычислителях 16 добавляются к выходному коду накопителя 1 кода.The frequency setting code K is simultaneously supplied to the inputs of the formers 14 of the weight shift coefficient N-1 of the phase shift blocks 13. Shaper 14 of the weight shift coefficient performs the operation of multiplying the frequency setting code K by a constant coefficient equal to the phase shift block number, as a result of which codes of numbers are generated at its output, which are equal to K, 2K, respectively, for each channel ... (N-1) K, which in the adders-calculators 16 are added to the output code of the drive 1 code.
Таким образом, на выходе блоков 13 фазового сдвига в тактовые моменты времени tT формируются N-1 кодов чисел, пропорциональных фазе синтезируемого колебания, но смещенных относительно выходного кода накопителя 1 кода соответственно на К, 2К...(N-1)K.Thus, the output unit 13 of the phase shift in the clock times t T N-1 form codes of numbers proportional to the synthesized phase fluctuations, but offset relative to the output code 1, code storage respectively in K, 2K ... (N-1) K.
Выход накопителя 1 кода и выходы N-1 блоков 13 фазового сдвига подключены к информационным входам регистров 16. Регистры 16 по тактовым импульсам с первого выхода блока 7 синхронизации устройства с частотой fT=f0/N переписывают информацию с входа на выход, которая далее поступает на входы фазосдвигающих сумматоров 10.The output of the code drive 1 and the N-1 outputs of the phase shift blocks 13 are connected to the information inputs of the registers 16. The registers 16 are clocked from the first output of the device synchronization block 7 with a frequency f T = f 0 / N that overwrite the information from input to output, which is then arrives at the inputs of the phase-shifting adders 10.
На выходах фазосдвигающих сумматоров 10 формируется N кодов чисел (кодов выборки), соответствующих фазе синтезируемого колебания с учетом сдвига фазы φ, заданного кодом формирования фазоманипулированного сигнала, и, начиная со второго, смещенных относительно выходного кода накопителя 1 кода соответственно на К, 2К...(N-1)K, которые поступают на входы коммутатора 8 из N в один.At the outputs of the phase-shifting adders 10, N codes of numbers (sample codes) are generated corresponding to the phase of the synthesized oscillation taking into account the phase shift φ specified by the phase-manipulated signal generation code, and, starting from the second code, shifted relative to the output code of drive 1, by K, 2K .. . (N-1) K, which enter the inputs of the switch 8 from N to one.
Коммутатор 8 с частотой синхронизации f0 в последовательности, задаваемой блоком 7 синхронизации устройства, пропускает на выход коды выборки таким образом, что за один цикл синтеза с временем TT=N·T0 (время одного такта работы накопителя 1 кода, блоков 13 фазового сдвига и регистров 16) на его выходе формируется последовательность из N кодов выборки, соответствующая фазовым точкам синтезируемого колебания: 0+φ, К+φ, 2К+φ,...(N-1)·K+φ - в первый цикл синтеза, N·K+φ, (N+1)·K+φ, (N+2)·K+φ,...(2N-1)·K+φ - во второй цикл, 2N·K+φ, (2N+1)·K+φ,... (3N-1)·К+φ - в третий цикл и т.д., т.е. на выходе коммутатора 8 в каждый тактовый момент времени t0=i·T0 (i=0, 1, 2, 3...) код выборки изменяется на величину, равную коду частоты К, в то время как на выходах накопителя 1 кода и блоков 13 фазового сдвига информация меняется на величину N·K и только к моменту времени tT=i·TT, TT=T0·N.A switch 8 with a synchronization frequency f 0 in the sequence specified by the device synchronization block 7 passes sample codes to the output in such a way that for one synthesis cycle with a time T T = N · T 0 (time of one clock cycle of the drive 1 code, 13 phase blocks shift and registers 16) at its output, a sequence of N sample codes is generated corresponding to the phase points of the synthesized oscillation: 0 + φ, К + φ, 2К + φ, ... (N-1) · K + φ - in the first synthesis cycle , N · K + φ, (N + 1) · K + φ, (N + 2) · K + φ, ... (2N-1) · K + φ - in the second cycle, 2N · K + φ, (2N + 1) · K + φ, ... (3N-1) · K + φ - in the third cycle, etc., i.e. at the output of the switch 8 at each clock time t 0 = i · T 0 (i = 0, 1, 2, 3 ...) the sample code changes by an amount equal to the frequency code K, while at the outputs of the drive 1 code and phase shift blocks 13, the information changes by the value of N · K and only by the time t T = i · T T , T T = T 0 · N.
Таким образом, тактовая частота работы накопителя 1 кода и блоков 13 фазового сдвига синтезатора, представленного на структурной схеме, и устройства-прототипа одинаковы.Thus, the clock frequency of the drive 1 code and blocks 13 phase shift of the synthesizer, presented in the structural diagram, and the prototype device are the same.
С выхода коммутатора 8 код выборки по тактовым импульсам со второго выхода блока 7 синхронизации устройства с частотой f0 сохраняется в регистре 17 памяти и поступает с выхода регистра 17 памяти на вход блока 2 памяти амплитуд.From the output of the switch 8, the sample code for clock pulses from the second output of the device synchronization unit 7 with a frequency f 0 is stored in the memory register 17 and is supplied from the output of the memory register 17 to the input of the amplitude memory unit 2.
Блок памяти амплитуд представляет собой фазосинусный преобразователь и осуществляет переход от отсчетов кода фазы к отсчетам кода амплитуды синтезируемого колебания, который в цифроаналоговом преобразователе 3 преобразуется в аналоговую величину, т.е. в напряжение, соответствующее входным кодам. Ступенчатый сигнал с выхода ЦАП 3 сглаживается фильтром 4.The amplitude memory block is a phase-sine converter and transfers from the phase code samples to the samples of the amplitude code of the synthesized oscillation, which in the digital-to-analog converter 3 is converted to an analog value, i.e. into the voltage corresponding to the input codes. The step signal from the output of the DAC 3 is smoothed by the filter 4.
В устройстве-прототипе в N раз снижены требования к быстродействию блоков фазового сдвига. При этом точность формирования выходного сигнала и, как следствие, его спектральная чистота определяются быстродействием фазосдвигающего сумматора первого канала, потому что на время формирования им кода выборки на выходе синтезатора возникают ложные выбросы, обусловленные неверными (переходными) значениями кода выборки. Требования к быстродействию остальных фазосдвигающих сумматоров неодинаковы по каналам и изменяются от Т0 для фазосдвигающего сумматора второго канала до (N-1)·T0 для фазосдвигающего сумматора N-го канала. В результате этого точность формирования выходного сигнала устройства-прототипа ограничена быстродействием фазосдвигающего сумматора первого канала и обеспечивается только в том случае, если время суммирования первого фазосдвигающего сумматора будет много меньше, чем Т0.In the prototype device, the requirements for the speed of phase shift blocks are reduced N times. Moreover, the accuracy of the formation of the output signal and, as a consequence, its spectral purity are determined by the speed of the phase-shifting adder of the first channel, because during the formation of the sample code at the output of the synthesizer, spurious emissions occur due to incorrect (transient) values of the sample code. The performance requirements for the remaining phase-shifting adders are different across the channels and vary from T 0 for the phase-shifting adder of the second channel to (N-1) · T 0 for the phase-shifting adder of the N-th channel. As a result of this, the accuracy of generating the output signal of the prototype device is limited by the speed of the phase-shifting adder of the first channel and is only ensured if the summing time of the first phase-shifting adder is much less than T 0 .
В предлагаемом синтезаторе в тактовый момент времени tT коммутатор 8 передает код выборки с выхода фазосдвигающего сумматора N-го канала на вход регистра 17, хранящего и формирующего на входе блока 2 памяти амплитуд N-1-ый код выборки. По тактовым импульсам с первого и второго выходов блока 7 синхронизации устройства регистр 17 памяти сохраняет и выдает на вход блока 2 памяти амплитуд код выборки с выхода фазосдвигающего сумматора 10 N-го канала, регистры 16 сохраняют и передают на входы фазосдвигающих сумматоров 10 N новых значений кодов фаз, фазосдвигающие сумматоры 10 начинают вычисление N новых кодов выборки, а накопитель 1 кода и N-1 блоков 13 фазового сдвига начинают вычисление N кодов фаз для следующего цикла синтеза. Одновременно, по сигналам управления коммутатор 8 коммутирует выход фазосдвигающего сумматора 10 первого канала с входом регистра 17 памяти. Через время Т0 после момента времени tT по тактовому импульсу со второго выхода блока 7 синхронизации устройства регистр 17 памяти сохраняет и передает на вход блока 2 памяти амплитуд новый код выборки, вычисленный фазосдвигающим сумматором 10 первого канала, а коммутатор 8 подключает к входу регистра 17 памяти выход фазосдвигающего сумматора 10 второго канала. Аналогичным образом, на вход блока 2 памяти амплитуд через время 2Т0, 3T0,...(N-1)·T0 после момента времени tT поступят новые коды выборки, сформированные фазосдвигающими сумматорами второго, третьего, ...(N-1) каналов, после чего цикл синтеза повторяется.In the proposed synthesizer, at the clock time t T, the switch 8 transmits a sample code from the output of the phase-shifting adder of the Nth channel to the input of the register 17, which stores and generates the N-1st sample code at the input of the amplitude memory unit 2. According to the clock pulses from the first and second outputs of the device synchronization block 7, the memory register 17 stores and outputs to the input of the amplitude memory unit 2 a sample code from the output of the phase-shifting adder 10 of the Nth channel, the registers 16 save and transmit to the inputs of the phase-shifting adders 10 N new codes phases, phase shifting adders 10 begin the calculation of N new sample codes, and the drive 1 code and N-1 blocks 13 phase shift begin the calculation of N phase codes for the next synthesis cycle. At the same time, according to the control signals, the switch 8 switches the output of the phase-shifting adder 10 of the first channel with the input of the memory register 17. After time T 0 after the time t T according to the clock pulse from the second output of the device synchronization block 7, the memory register 17 stores and transmits to the input of the amplitude memory block 2 a new sample code calculated by the phase-shifting adder 10 of the first channel, and the switch 8 connects to the input of the register 17 memory output phase-shifting adder 10 of the second channel. Similarly, at the input of the amplitude memory block 2, after a time 2T 0 , 3T 0 , ... (N-1) · T 0, after the time t T, there will be new sample codes generated by phase shifting adders of the second, third, ... (N -1) channels, after which the synthesis cycle is repeated.
Введение дополнительного регистра 17 памяти, включенного между коммутатором 8 и блоком 2 памяти амплитуд и работающего на частоте синхронизации f0 позволяет снизить требования по быстродействию до Т0 для фазосдвигающего сумматора 10 первого канала, до 2Т0 - второго канала и т.д. до N·T0 для фазосдвигающего сумматора 10 N-го канала, полностью исключить передачу на вход блока 2 памяти амплитуд неверных кодов выборки и формирование на выходе синтезатора ложных уровней сигнала, а, в конечном итоге, повысить спектральную чистоту синтезируемого сигнала по сравнению с устройством-прототипом.The introduction of an additional memory register 17, connected between the switch 8 and the amplitude memory unit 2 and operating at the synchronization frequency f 0, reduces the performance requirements to T 0 for the phase-shifting adder 10 of the first channel, to 2T 0 - the second channel, etc. to N · T 0 for the phase-shifting adder 10 of the Nth channel, completely exclude the transfer of the amplitudes of incorrect sample codes to the input of block 2 of the memory and the formation of false signal levels at the synthesizer output, and, ultimately, increase the spectral purity of the synthesized signal compared to the device prototype.
ЛитератураLiterature
1. Техника средств связи, серия ТРС, выпуск 9, 1983 г., стр.66-71.1. Communication technology, TRS series, issue 9, 1983, pp. 66-71.
2. Патент SU №1689937 A1.2. SU patent No. 1689937 A1.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2004112731/09A RU2262190C1 (en) | 2004-04-26 | 2004-04-26 | Digital frequencies synthesizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2004112731/09A RU2262190C1 (en) | 2004-04-26 | 2004-04-26 | Digital frequencies synthesizer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2262190C1 true RU2262190C1 (en) | 2005-10-10 |
Family
ID=35851347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2004112731/09A RU2262190C1 (en) | 2004-04-26 | 2004-04-26 | Digital frequencies synthesizer |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2262190C1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2452085C1 (en) * | 2011-07-07 | 2012-05-27 | Государственное образовательное учреждение высшего профессионального образования Марийский государственный технический университет | Digital computing synthesizer for multifrequency telegraphy |
-
2004
- 2004-04-26 RU RU2004112731/09A patent/RU2262190C1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2452085C1 (en) * | 2011-07-07 | 2012-05-27 | Государственное образовательное учреждение высшего профессионального образования Марийский государственный технический университет | Digital computing synthesizer for multifrequency telegraphy |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4423454B2 (en) | Signal generator | |
| KR930022734A (en) | Frequency synthesizer | |
| US9432043B2 (en) | Sample rate converter, an analog to digital converter including a sample rate converter and a method of converting a data stream from one data rate to another data rate | |
| JPH03253108A (en) | Direct digital synthesizer and signal generation | |
| US20050146360A1 (en) | Multi-stage numeric counter oscillator | |
| JPS6055840B2 (en) | Tone generator for multitone synthesizer | |
| JP2009258051A (en) | Pseudo target signal generator | |
| US4409876A (en) | Electronic musical instrument forming tone waveforms | |
| CN108572266B (en) | Waveform generating device | |
| RU2262190C1 (en) | Digital frequencies synthesizer | |
| RU2710280C1 (en) | Digital computing synthesizer for double-frequency signals | |
| WO2006068196A1 (en) | Convolutional calculation circuit | |
| CN109889197B (en) | Multi-path coherent frequency synthesis circuit based on linear frequency modulation continuous waveform | |
| RU2005128031A (en) | METHOD AND DEVICE FOR SYNCHRONIZING Pseudorandom Sequences | |
| RU2788980C1 (en) | Measuring generator of paired pulses | |
| SU930365A1 (en) | Digital speech synthesizer | |
| JPH087642B2 (en) | Digital function generator | |
| RU2066918C1 (en) | Multiphase digital generator | |
| RU2153698C2 (en) | Digital frequency synthesizer | |
| SU1689937A1 (en) | Digital synthesizer of frequencies | |
| JP3578943B2 (en) | Delay generator and frequency synthesizer and multiplier using the delay generator | |
| KR0142261B1 (en) | Digital sine wave generation method and circuit | |
| RU78959U1 (en) | DIGITAL FREQUENCY SYNTHESIS | |
| RU2250560C1 (en) | Digital signal synthesizer | |
| JPH04123551A (en) | Sinusoidal wave synthesis circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20090427 |