RU2141167C1 - Устройство для измерения коэффициента ошибок в битах с помощью декодера витерби - Google Patents
Устройство для измерения коэффициента ошибок в битах с помощью декодера витерби Download PDFInfo
- Publication number
- RU2141167C1 RU2141167C1 RU97117474A RU97117474A RU2141167C1 RU 2141167 C1 RU2141167 C1 RU 2141167C1 RU 97117474 A RU97117474 A RU 97117474A RU 97117474 A RU97117474 A RU 97117474A RU 2141167 C1 RU2141167 C1 RU 2141167C1
- Authority
- RU
- Russia
- Prior art keywords
- data
- unit
- cyclic redundancy
- codes
- bits
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/20—Arrangements for detecting or preventing errors in the information received using signal quality detector
- H04L1/203—Details of error rate determination, e.g. BER, FER or WER
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
- H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/45—Soft decoding, i.e. using symbol reliability information
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0045—Arrangements at the receiver end
- H04L1/0054—Maximum-likelihood or sequential decoding, e.g. Viterbi, Fano, ZJ algorithms
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0056—Systems characterized by the type of code used
- H04L1/0059—Convolutional codes
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0056—Systems characterized by the type of code used
- H04L1/0061—Error detection codes
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/20—Arrangements for detecting or preventing errors in the information received using signal quality detector
- H04L1/208—Arrangements for detecting or preventing errors in the information received using signal quality detector involving signal re-encoding
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Artificial Intelligence (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
Изобретение относится к устройству для измерения коэффициента ошибок в битах в системе связи с помощью циклического избыточного кода и решетчатого кода, более конкретно к устройству для точного измерения коэффициента ошибок в битах с помощью декодера Витерби и повышении эффективности системы связи, использующий циклические избыточные коды и решетчатые коды, для обнаружения и исправления ошибок. Технический результат - повышение точности измерения коэффициента ошибок. Устройство для измерения коэффициента ошибок в битах обеспечивает генерацию новых циклических избыточных кодов тем же способом, который был использован в передатчике, для определения ошибок в битах, в системе связи, использующей циклические избыточные коды и решетчатые коды, путем декодирования информационных данных, образующих декодированные данные, являющиеся выходным сигналом декодера Витерби, и информационных данных из декодированных циклических избыточных кодов. Устройство для измерения коэффициента ошибок в битах прибавляет новые циклические избыточные коды вместо старых циклических избыточных кодов, к декодированным информационным данным, чтобы повторно кодировать новые циклические избыточные коды в виде решетчатого кода, тем самым обеспечивая точное измерение коэффициента ошибок в битах. Устройство может уменьшить вероятность неправильного определения скорости передачи как соответствующей максимальной скорости передачи путем определения скорости передачи в зависимости от коэффициента ошибок в битах, в результате чего обеспечивается снижение потребления электроэнергии в оконечном устройстве и увеличение пропускной способности при приеме. 1 з.п. ф-лы, 4 ил.
Description
Данное изобретение относится к устройству для измерения коэффициента ошибок в битах в системе связи с помощью циклического избыточного кода и решетчатого кода, более конкретно, к устройству для точного измерения коэффициента ошибок в битах с помощью декодера Витерби и повышения эффективности системы связи, использующей циклические избыточные коды и решетчатые коды, для обнаружения и исправления ошибок. В этом устройстве генерируются новые циклические избыточные коды, замещающие переданные циклические избыточные коды с использованием компонент информационных данных среди декодированных данных при прохождении через декодер Витерби; а решетчатые коды регенерируются с использованием декодированных данных, замещенных новыми циклическими избыточными кодами, и регенерированные данные сравниваются с переданными данными.
Предшествующий уровень техники
В обычных системах связи способ исправления ошибок и декодирования используется для исправления ошибок, которые генерируются при прохождении данных по каналу, в котором присутствуют шум и элементы, препятствующие осуществлению связи. К способам исправления ошибок и декодирования относятся способ блочного декодирования, в котором в блок, образованный передаваемыми данными, вносят избыточность, и способ решетчатого декодирования, в котором данные, введенные в определенном порядке, декодируют в соответствии с функцией способа декодирования.
В обычных системах связи способ исправления ошибок и декодирования используется для исправления ошибок, которые генерируются при прохождении данных по каналу, в котором присутствуют шум и элементы, препятствующие осуществлению связи. К способам исправления ошибок и декодирования относятся способ блочного декодирования, в котором в блок, образованный передаваемыми данными, вносят избыточность, и способ решетчатого декодирования, в котором данные, введенные в определенном порядке, декодируют в соответствии с функцией способа декодирования.
Способ измерения коэффициента ошибок в битах будет подробно изложен со ссылками на способ обработки сигналов согласно стандарту множественного доступа с кодовым разделением каналов (МДКРК), который выбран в качестве стандартов системы цифровой сотовой телефонной связи и системы персональной радиосвязи в Корее и в котором циклические избыточные коды и решетчатые коды используют для обнаружения и исправления ошибок передачи.
Согласно стандарту МДКР речевые сигналы не передают на заданной скорости передачи, а передают в четыре этапа с использованием детектора речевой активности, который детектирует величину речевых сигналов. То есть, когда детектор речевой активности детектирует речевые сигналы, которые находятся в наиболее активном состоянии, речевые сигналы передают с максимальной скоростью передачи, равной 9600 бит/с. Но когда речевые сигналы находятся в неактивном состоянии, их передают на минимальной скорости передачи, равной 1200 бит/с, для поддержки канала между базовой станцией и оконечными устройствами. Скорости передачи в 4800 бит/с и 2400 бит/с между максимальной скоростью 9600 бит/с и минимальной скоростью 1200 бит/с, соответственно, используют при изменении речевых сигналов, переходящих из активного состояния в неактивное состояние, и при изменении речевых сигналов, переходящих из неактивного состояния в активное состояние. Передача информации на разных скоростях передачи в соответствии с состоянием речевых сигналов может поддерживать каналы связи между базовой станцией и оконечными устройствами в том случае, когда объем передаваемой информации небольшой, и поэтому можно эффективно использовать электрическую мощность, необходимую для передачи информации, при этом потребление электрической мощности оконечным устройством можно снизить, а также можно уменьшить помехи, создаваемые другим оконечным устройством пользователей данной системы связи.
Как указано выше, циклические избыточные коды данных для индикатора качества кадра добавляются к информационным данным, которые генерируются в соответствии со скоростью передачи, определяемой согласно степени активности речевых сигналов. Информационные данные обеспечивают необходимые параметры, чтобы определить, имеют ли принятые в приемном блоке кадры данных ошибку, и определить скорость для передачи принимаемых циклов. В частности, когда данные передаются на скорости 9600 бит/с, информационные данные составляют в блоки по 172 разряда и прибавляют к ним 12 битов циклических избыточных кодов. Затем кодированные остатки из 8 битов устанавливают на ноль для формирования кадра из 192 бит. Если данные передаются со скоростью передачи, равной 4800 бит/с, информационные данные составляют в блоки по 80 битов и к ним прибавляют циклические избыточные коды из 8 битов. Затем кодированные 8-битовые остатки устанавливают на ноль для создания 96-битового кадра. Аналогично, если данные передаются на скорости передачи, равной 1200 бит/с или 2400 бит/с, циклические избыточные коды к данным не прибавляют, и только имеющий ноль разряд кодированных остатков прибавляют к данным для создания кадра. Созданный указанным выше образом кадр формируется блоком из 20 мс.
Система связи с МДКР содержит решетчатые коды, имеющие длину ограничения 9 и коэффициент кодирования 1/3. Функция решетчатых кодов выражена цифрами 557, 663 и 711 по восьмеричному [коду], причем при вводе одного бита данных выводят три единицы кодированных данных.
Данные, проходящие через блок генерации циклических избыточных кодов и блок решетчатого кодирования, согласно стандарту МДКР, как указано выше, передают по радиоканалу через блок повторения символов, блок перемежения блоков данных, 64-матричный блок ортогональной модуляции, блок расширения полосы частот, блок фазовой модуляции, блок промежуточной частоты и блок радиочастоты.
Затем данные демодулируют в приемнике в обратном порядке относительно модулирования данных в передатчике. Демодулированные данные декодируют в декодере Витерби, который является декодером максимальной вероятности и декодирует данные, переданные от передатчика. Декодер Витерби определяет, есть ли ошибка в декодированных данных, посредством циклических избыточных кодов, которые им придают в передатчике. В системе связи с использованием МДКР, поскольку информация о скорости передачи, определенная в блоке детектирования речевых сигналов передатчика, к приемнику не передается, фактическую скорость для передачи определяют из числа четырех типов скорости передачи данных в зависимости от ошибки кадров.
Однако скорость передачи данных не определяется точно с помощью только коэффициента ошибок кадра указанным выше способом. Поэтому нужно определять более точную скорость передачи путем измерения коэффициента ошибок в битах демодулированных данных в приемнике до того, как демодулированные данные проходят через декодер Витерби, чтобы использовать коэффициент ошибок в битах переданных данных и циклические избыточные коды, переносимые посредством передаваемых данных.
На фиг. 1 изображена блок-схема устройства для измерения коэффициента ошибок в битах, известного из предшествующего уровня техники, в котором применяют циклические избыточные коды и решетчатые коды в соответствии со скоростью передачи.
Устройство для измерения коэффициента ошибок в битах с помощью циклических избыточных кодов и решетчатых кодов в обычной системе связи содержит блок декодирования Витерби 10 для декодирования данных, которые модулируются в состоянии решетчатого кодирования с использованием способа декодирования максимальной вероятности, блок повторного кодирования 20 для повторного кодирования данных, которые вводятся от блока 10 декодирования Витерби, в решетчатые коды; блок задержки 30 для задержки демодулированных данных, введенных от демодулятора, так как эти данные на некоторое время должны быть задержаны, когда они проходят через блок декодирования Витерби 10 и блок повторного решетчатого кодирования 20, и таким образом блок задержки 30 компенсирует время задержки; блок сравнения данных 40 для сравнения повторно кодированных данных, которые являются выходными сигналами блока повторного решетчатого кодирования 20, с задержанными данными, которые проходят через блок временной задержки 30; и блок измерения 50 для измерения коэффициента ошибок в битах после приема данных с ошибками, выведенных из блока сравнения данных 40.
Работа устройства для измерения коэффициента ошибок в битах в известной системе связи с помощью циклических избыточных кодов и решетчатых кодов далее описывается подробно со ссылками на фиг.1.
Данные, демодулированные демодулятором приемного устройства, имеют вид кодированных символов, которые проходят через блок решетчатого кодирования передатчика, и имеют биты, несущие ошибки, обусловленные шумом, замиранием и помехами канала. Декодированные данные, имеющие биты с ошибками, корректируются при прохождении через блок декодирования Витерби 10, в результате чего их декодируют в виде кадра, сформированного передатчиком, как описано выше. Затем блок повторного решетчатого декодирования 20 принимает декодированные данные, содержащие речевую информацию и циклические избыточные коды в форме кадра, и выполняет повторное кодирование аналогично решетчатому кодированию в передатчике.
Поскольку ошибки, генерируемые при демодулировании, корректируются до нужного уровня, то декодированные данные, проходящие через блок декодирования Витерби 10, имеют меньше ошибок, чем демодулированные данные. Исходя из этого предполагается, что повторно кодированные решетчатым методом данные, в качестве переданных данных, находятся в состоянии, при котором не известно, являются ли данные, кодированные в блоке решетчатого кодирования передатчика, переданными данными или нет. Поэтому блок сравнения данных сравнивает повторно кодированные данные, которые рассматривают как данные из передатчика, с задержанными по времени данными, которые задерживают на то же время, на которое задерживают повторно кодированные данные при прохождении по каналу и блоку временной задержки 30, чтобы обнаружить ошибку в сигналах, которые вводятся в блок сравнения данных 10, и сформировать данные с ошибками. Блок измерения коэффициента ошибок в битах 50 делит данные с ошибками на биты, не имеющие ошибок, и биты, имеющие ошибки, тем самым вычисляя число битов, имеющих ошибки, относительно числа битов, не имеющих ошибок, среди всех введенных в него данных с ошибками, и измеряя коэффициент ошибок в битах.
Известное устройство измерения коэффициента ошибок в битах измеряет коэффициент ошибок в битах, исходя из того, что демодулированные данные являются теми же данными, которые переданы от передатчика. Поэтому, если все ошибки в демодулированных данных не исправлены декодером Витерби, то декодированные данные будут отличаться от данных, переданных от передатчика к блоку решетчатого кодирования.
Соответственно, декодированные данные будут отличаться от выходного сигнала блока решетчатого кодирования передатчика. В частности, поскольку известное устройство для измерения коэффициента ошибок в битах использует данные с ошибками как основу для выполнения измерения коэффициента ошибок в битах, оно рассматривает биты с ошибками среди демодулированных данных, вводимых в декодер Витерби, как биты без ошибок. Поэтому это устройство считывает меньшее значение коэффициента ошибок в битах, чем его действительное значение, в результате чего определяют, что переданные от передатчика данные передаются на максимальной скорости передачи несмотря на то, что их передают на некоторой иной скорости передачи.
Известно также устройство для обнаружения ошибок (см. WO 93/20620, A1, кл. H 03 M 13/12, опубл. 14.10.93, 41 стр.), содержащее на входе декодер Витерби и элемент задержки, выход которого через блок памяти подключен к первому входу блока сравнения, к второму входу которого подключен выход декодера Витерби, а также блок накопления, блок оценки ошибок.
Общими признаками с настоящим изобретением являются декодер Витерби, соединенный на входе с элементом задержки, выход декодера Витерби, соединенный со входом блока сравнения и блок сравнения.
Сущность изобретения
Задача данного изобретения заключается в устранении указанной выше проблемы известного уровня техники. Настоящее изобретение направлено на создание устройства для измерения коэффициента ошибок в битах, в котором новые циклические избыточные коды создают таким образом, что циклические избыточные коды создают в передатчике с использованием информационных данных, формирующих декодированные данные, которые являются выходными сигналами декодера Витерби, и информации из циклических избыточных кодов; и новые циклические избыточные коды вместо циклических избыточных кодов прибавляют к информационным данным для решетчатого повторного кодирования, тем самым точно измеряя коэффициент ошибок в битах, при этом определяют скорость передачи данных, переданных от передатчика, на основе коэффициента ошибок в битах, чтобы исключить принятие решения о том, что данные, переданные от передатчика, передают на максимальной скорости передачи несмотря на то, что их передают на некоторой иной скорости передачи, в результате чего обеспечивается снижение потребления электроэнергии в оконечном устройстве, и увеличивают производительность по приему данных.
Задача данного изобретения заключается в устранении указанной выше проблемы известного уровня техники. Настоящее изобретение направлено на создание устройства для измерения коэффициента ошибок в битах, в котором новые циклические избыточные коды создают таким образом, что циклические избыточные коды создают в передатчике с использованием информационных данных, формирующих декодированные данные, которые являются выходными сигналами декодера Витерби, и информации из циклических избыточных кодов; и новые циклические избыточные коды вместо циклических избыточных кодов прибавляют к информационным данным для решетчатого повторного кодирования, тем самым точно измеряя коэффициент ошибок в битах, при этом определяют скорость передачи данных, переданных от передатчика, на основе коэффициента ошибок в битах, чтобы исключить принятие решения о том, что данные, переданные от передатчика, передают на максимальной скорости передачи несмотря на то, что их передают на некоторой иной скорости передачи, в результате чего обеспечивается снижение потребления электроэнергии в оконечном устройстве, и увеличивают производительность по приему данных.
Для достижения указанного результата в соответствии с изобретением устройство для измерения коэффициента ошибок в битах с помощью декодера Витерби, содержит:
блок декодера Витерби для декодирования данных, демодулированных в состояние решетчатого кодирования, методом декодирования максимальной вероятности;
блок повторного решетчатого кодирования для решетчатого кодирования тем же методом, что и в блоке кодирования, при приеме данных от блока декодирования Витерби; и
блок регенерации, включенный между блоком декодирования Витерби и блоком повторного решетчатого кодирования, для приема выходного сигнала блока декодирования Витерби, устранения декодированных данных циклических избыточных кодов и прибавления новых данных циклических избыточных кодов.
блок декодера Витерби для декодирования данных, демодулированных в состояние решетчатого кодирования, методом декодирования максимальной вероятности;
блок повторного решетчатого кодирования для решетчатого кодирования тем же методом, что и в блоке кодирования, при приеме данных от блока декодирования Витерби; и
блок регенерации, включенный между блоком декодирования Витерби и блоком повторного решетчатого кодирования, для приема выходного сигнала блока декодирования Витерби, устранения декодированных данных циклических избыточных кодов и прибавления новых данных циклических избыточных кодов.
Устройство для измерения коэффициента ошибок в битах с помощью декодера Витерби согласно данному изобретению также содержит:
блок временной задержки для приема и задержки демодулированных данных для компенсации временной задержки при прохождении данных через блок декодирования Витерби, блок регенерации циклических избыточных кодов и блок повторного решетчатого кодирования;
блок сравнения для сравнения выходного сигнала блока повторного решетчатого кодирования с задержанными по времени данными, прошедшими через блок временной задержки, для формирования данных с ошибками, которые содержат биты с ошибками и биты без ошибок; и
блок измерения для приема выходного сигнала блока сравнения данных и измерения коэффициента ошибок в битах.
блок временной задержки для приема и задержки демодулированных данных для компенсации временной задержки при прохождении данных через блок декодирования Витерби, блок регенерации циклических избыточных кодов и блок повторного решетчатого кодирования;
блок сравнения для сравнения выходного сигнала блока повторного решетчатого кодирования с задержанными по времени данными, прошедшими через блок временной задержки, для формирования данных с ошибками, которые содержат биты с ошибками и биты без ошибок; и
блок измерения для приема выходного сигнала блока сравнения данных и измерения коэффициента ошибок в битах.
В устройстве для измерения коэффициента ошибок в битах с помощью декодера Витерби блок регенерации циклических избыточных кодов содержит блок выбора циклических избыточных кодов для определения числа бит, прибавленных к данным, которые кодируются в блоке кодирования, и способа генерации бит, и блок генерации циклических избыточных кодов для генерации настраиваемых циклических избыточных кодов в соответствии со способом генерации циклических избыточных кодов, определяемым в блоке выбора циклических избыточных кодов, и для прибавления циклических избыточных кодов к информационным данным.
Краткое описание чертежей
Указанные задачи и преимущества данного изобретения поясняются в излагаемом ниже подробном описании предпочтительного варианта осуществления, иллюстрируемого чертежами, на которых представлено следующее:
фиг.1 - блок-схема известного устройства измерения коэффициента ошибок в битах;
фиг.2 - блок-схема устройства измерения коэффициента ошибок в битах, выполненного согласно изобретению;
фиг. 3А и 3Б - диаграммы, иллюстрирующие работу устройства измерения коэффициента ошибок в битах, выполненного согласно изобретению.
Указанные задачи и преимущества данного изобретения поясняются в излагаемом ниже подробном описании предпочтительного варианта осуществления, иллюстрируемого чертежами, на которых представлено следующее:
фиг.1 - блок-схема известного устройства измерения коэффициента ошибок в битах;
фиг.2 - блок-схема устройства измерения коэффициента ошибок в битах, выполненного согласно изобретению;
фиг. 3А и 3Б - диаграммы, иллюстрирующие работу устройства измерения коэффициента ошибок в битах, выполненного согласно изобретению.
Описание предпочтительного варианта осуществления
Предпочтительный вариант осуществления изобретения далее излагается со ссылками на чертежи.
Предпочтительный вариант осуществления изобретения далее излагается со ссылками на чертежи.
На фиг. 2 представлена блок-схема устройства измерения коэффициента ошибок в битах согласно данному изобретению. На фиг. 2 устройство для измерения коэффициента ошибок в битах в системе связи, использующей циклические избыточные коды и решетчатые коды, содержит блок декодирования Витерби 110 для декодирования данных, демодулированных в состояние решетчатого кодирования, с помощью метода декодирования максимальной вероятности; блок 120, предназначенный для приема данных от блока декодирования Витерби 110, обеспечивающий устранение циклических избыточных кодов из данных и прибавление новых циклических избыточных кодов к данным; блок повторного решетчатого кодирования 130 для приема данных от блока регенерации циклических избыточных кодов 120 и выполнения повторного решетчатого кодирования как в передатчике, и блок временной задержки 140 для задержки демодулированных данных на время задержки, обеспечивающее компенсацию задержки данных при прохождении через блок декодирования Витерби 110, блок регенерации циклических избыточных кодов 120 и блок повторного решетчатого кодирования 130; блок сравнения данных 150 для сравнения повторно кодированных данных от блока повторного решетчатого кодирования 130 с демодулированными данными, проходящими через блок временной задержки 140, для формирования данных с ошибками, содержащих биты без ошибок, выделенные относительно битов с ошибками; и блок измерения 160 для измерения коэффициента ошибок в битах данных с ошибками, полученных от блока сравнения данных 150.
Блок регенерации циклических избыточных кодов 120 содержит блок выбора циклических избыточных кодов 121 для определения числа бит и способа генерации циклических избыточных кодов, прибавляемых к данным от передатчика, и блок генерации циклических избыточных кодов 122 для генерации настраиваемых циклических избыточных кодов в соответствии с выбранным способом генерации циклических избыточных кодов и прибавления циклических избыточных кодов к информационным данным.
Работа устройства измерения ошибок в битах в системе связи, использующей циклические избыточные коды и решетчатые коды в соответствии с данным изобретением, далее описывается со ссылками на фиг. 2 - 3Б.
Данные, демодулированные демодулятором приемника, имеют вид данных, кодированных в блоке решетчатого кодирования передатчика; они имеют биты с ошибками после прохождения по каналу. Демодулированные данные, содержащие биты с ошибками, корректируют в диапазоне коррекции во время прохождения через декодер Витерби 110, и затем данные декодируют в форме кадра, сформированного в передатчике, как указано выше. Декодированные данные (см. фиг. 3А) формируют из информационных данных и циклических избыточных кодов, которые прибавляют к информационным данным в передатчике. Блок регенерации циклических избыточных кодов 120 принимает декодированные данные и устраняет циклические избыточные коды из декодированных данных. Затем блок регенерации циклических избыточных кодов 120 создает новые циклические избыточные коды тем же способом, что и в передатчике, с помощью информационных данных и прибавляет новые циклические избыточные коды к информационным данным, чтобы сформировать кадр, как показано на фиг. 3Б. В это время блок выбора циклических избыточных кодов 121 определяет число битов и способ генерации циклических избыточных кодов, которые прибавляют к данным, а блок генерации циклических избыточных кодов 122 генерирует новые циклические избыточные коды согласно способу генерации циклических избыточных кодов, который определен в блоке выбора циклических избыточных кодов 121, и прибавляет их к информационным данным. Новые циклические избыточные коды генерируют с помощью декодированных данных от декодера Витерби 110 (фиг.2). Поэтому, когда в декодированных данных возникают ошибки, новые циклические избыточные коды могут отличаться от циклических избыточных кодов, которые добавлены к информационным данным в передатчике.
Даже если ошибка возникает в одном из битов информационных данных и циклических избыточных кодов, формирующих кадр, то блок сравнения данных определяет, что в данном кадре возникла ошибка. Поэтому, если ошибка возникает в битах циклических избыточных кодов, блок генерации циклических избыточных кодов 122 устраняет циклические избыточные коды и генерирует новые циклические избыточные коды. После этого блок генерации циклических избыточных кодов 122 прибавляет их к информационным данным, так что информационные данные аналогичны данным от передатчика. Таким образом устраняются циклические избыточные коды из информационных данных, переданных от передатчика, и прибавляются новые циклические избыточные коды к информационным данным.
Блок решетчатого кодирования 130 принимает выходной сигнал блока генерации циклических избыточных кодов 122, создавая кадр из информационных данных и новых циклических избыточных кодов, и генерирует данные, кодированные решетчатым методом, тем же способом, что и при решетчатом кодировании в передатчике.
С другой стороны, поскольку повторно кодированные данные задержаны вследствие прохождения через блок декодирования Витерби 110, блок генерации циклических избыточных кодов 120 и блок повторного решетчатого кодирования 130, то блок временной задержки 140 вводит соответствующую задержку в демодулированные данные для обеспечения обработки повторно кодированных данных. Блок сравнения данных 150 сравнивает демодулированные данные, прошедшие через блок временной задержки 140, с данными повторного решетчатого кодирования и проводит различие между битами с ошибками и битами без ошибок. Потом блок 150 сравнения данных выводит данные с ошибками. После этого блок измерения коэффициента ошибок в битах 160 принимает данные с ошибками от блока сравнения данных 150 и вычисляет число битов, имеющих ошибки.
Наконец, блок измерения коэффициента ошибок в битах 160 измеряет отношение числа битов, имеющих ошибки, к числу всех битов.
В устройстве измерения коэффициента ошибок в битах в соответствии с данным изобретением, как излагалось выше, блок измерения коэффициента ошибок в битах точно измеряет коэффициент ошибок в битах демодулированных данных, на основании которого может быть определена конкретная скорость передачи. В результате этого обеспечивается снижение потребления электроэнергии в оконечном устройстве. Кроме этого, могут быть снижены взаимные помехи, воздействующие на другое оконечное устройство.
Несмотря на то, что данное изобретение описано на примере конкретного варианта осуществления, специалистам в данной области техники понятно, что могут быть осуществлены различные изменения в рамках сущности и объема изобретения, определяемых прилагаемой формулой изобретения.
Claims (2)
1. Устройство для измерения коэффициента ошибок в битах с помощью декодера Витерби, содержащее блок декодирования Витерби для декодирования данных, демодулированных в состояние кодирования решетчатым кодом, с использованием способа декодирования максимальной вероятности, блок временной задержки для приема и задержки демодулированных данных для компенсации временной задержки, обусловленной прохождением данных через блок декодирования Витерби, и блок сравнения, вход которого соединен с выходом блока декодирования Витерби, отличающееся тем, что содержит блок повторного решетчатого кодирования для выполнения решетчатого кодирования тем же способом, что и в блоке кодирования, при приеме данных от блока декодирования Витерби, и блок регенерации циклических избыточных кодов, который включен между блоком декодирования Витерби и блоком повторного решетчатого кодирования и предназначен для приема выходного сигнала блока декодирования Витерби, устранения декодированных данных циклических избыточных кодов и прибавления новых данных циклических избыточных кодов, причем блок сравнения выполнен с возможностью сравнения выходного сигнала блока повторного решетчатого кодирования с задержанными по времени данными, прошедшими через блок временной задержки, для получения данных с ошибками, которые содержат биты с ошибками и биты без ошибок, блок измерения, предназначенный для приема выходного сигнала блока сравнения данных и измерения коэффициента ошибок в битах.
2. Устройство по п.1, отличающееся тем, что блок регенерации циклических избыточных кодов содержит блок выбора циклических избыточных кодов для определения числа битов, прибавленных к указанным данным, кодированных в упомянутом блоке повторного решетчатого кодирования, и генерации битов, и блок генерации циклических избыточных кодов для генерации настраиваемых циклических избыточных кодов в соответствии с генерацией циклических избыточных кодов, определенных в блоке выбора циклических избыточных кодов, и прибавления указанных циклических избыточных кодов к информационным данным.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960044014A KR100213876B1 (ko) | 1996-10-04 | 1996-10-04 | 비터비 복호기를 이용한 비트 오율 측정 장치 |
| KR44014/1996 | 1996-10-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU97117474A RU97117474A (ru) | 1999-07-20 |
| RU2141167C1 true RU2141167C1 (ru) | 1999-11-10 |
Family
ID=19476270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU97117474A RU2141167C1 (ru) | 1996-10-04 | 1997-10-03 | Устройство для измерения коэффициента ошибок в битах с помощью декодера витерби |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5987631A (ru) |
| JP (1) | JP3059133B2 (ru) |
| KR (1) | KR100213876B1 (ru) |
| CN (1) | CN1103513C (ru) |
| GB (1) | GB2318035B (ru) |
| RU (1) | RU2141167C1 (ru) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19738362B4 (de) * | 1997-09-02 | 2006-11-02 | Siemens Ag | Schaltungsanordnung und Verfahren zur Minimierung von Bitfehlern |
| JPH11340840A (ja) * | 1998-05-28 | 1999-12-10 | Fujitsu Ltd | 移動通信端末及び送信ビットレート判別方法 |
| US6208699B1 (en) | 1999-09-01 | 2001-03-27 | Qualcomm Incorporated | Method and apparatus for detecting zero rate frames in a communications system |
| JP3881157B2 (ja) * | 2000-05-23 | 2007-02-14 | 株式会社エヌ・ティ・ティ・ドコモ | 音声処理方法及び音声処理装置 |
| US7260764B2 (en) | 2002-11-26 | 2007-08-21 | Qualcomm Incorporated | Multi-channel transmission and reception with block coding in a communication system |
| GB2400002A (en) * | 2003-03-27 | 2004-09-29 | Tandberg Television Asa | Decoding a concatenated convolutional and block encoded signal by marking known correct bits |
| US20040213225A1 (en) * | 2003-04-28 | 2004-10-28 | Texas Instruments Incorporated | Re-use of channel estimation information in a wireless local area network |
| DE102004061830B4 (de) * | 2004-12-22 | 2008-10-30 | Newlogic Technologies Gmbh | Verfahren zur Verbesserung der Leistungsfähigkeit eines Viterbi Decoders und ein Viterbi Decoder |
| FR2899325B1 (fr) * | 2006-03-29 | 2009-06-05 | Airbus France Sas | Systeme de guidage d'un aeronef. |
| US9118351B2 (en) | 2012-02-15 | 2015-08-25 | Infineon Technologies Ag | System and method for signature-based redundancy comparison |
| US9577618B2 (en) * | 2012-12-20 | 2017-02-21 | Advanced Micro Devices, Inc. | Reducing power needed to send signals over wires |
| KR101263706B1 (ko) | 2012-12-28 | 2013-05-13 | 서울과학기술대학교 산학협력단 | 제로 클라이언트를 지원하는 가상 데스크탑 화면 전송 시스템 |
| EP3265998B1 (en) * | 2015-07-09 | 2021-04-07 | Hewlett-Packard Development Company, L.P. | Multi-dimensional cyclic symbols |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5073940A (en) * | 1989-11-24 | 1991-12-17 | General Electric Company | Method for protecting multi-pulse coders from fading and random pattern bit errors |
| WO1994000915A1 (en) * | 1992-06-22 | 1994-01-06 | Oki Electric Industry Co., Ltd. | Bit error counter and its counting method, and signal identifying device and its identifying method |
| CA2131674A1 (en) * | 1993-09-10 | 1995-03-11 | Kalyan Ganesan | High performance error control coding in channel encoders and decoders |
| GB2305083B (en) * | 1995-09-07 | 2000-03-29 | Motorola Ltd | Method of bit error rate calculation and apparatus therefor |
| US5796757A (en) * | 1995-09-15 | 1998-08-18 | Nokia Mobile Phones Ltd. | Methods and apparatus for performing rate determination with a variable rate viterbi decoder |
-
1996
- 1996-10-04 KR KR1019960044014A patent/KR100213876B1/ko not_active IP Right Cessation
-
1997
- 1997-10-03 RU RU97117474A patent/RU2141167C1/ru not_active IP Right Cessation
- 1997-10-03 JP JP9271794A patent/JP3059133B2/ja not_active Expired - Fee Related
- 1997-10-03 GB GB9720931A patent/GB2318035B/en not_active Expired - Lifetime
- 1997-10-04 CN CN97122565A patent/CN1103513C/zh not_active Expired - Fee Related
- 1997-10-06 US US08/944,647 patent/US5987631A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5987631A (en) | 1999-11-16 |
| GB2318035A (en) | 1998-04-08 |
| GB2318035B (en) | 1998-11-04 |
| CN1182985A (zh) | 1998-05-27 |
| KR100213876B1 (ko) | 1999-08-02 |
| JP3059133B2 (ja) | 2000-07-04 |
| JPH10126387A (ja) | 1998-05-15 |
| KR19980025772A (ko) | 1998-07-15 |
| CN1103513C (zh) | 2003-03-19 |
| GB9720931D0 (en) | 1997-12-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0950301B1 (en) | Transmitter method and transmission system using adaptive coding based on channel characteristics | |
| JP4199281B2 (ja) | Ｔｄｍａ無線システムにおけるソフト誤り補正 | |
| CN100461785C (zh) | 用于确定在可变速率通信系统中接收数据的速率的方法和装置 | |
| US5638408A (en) | Variable transmission bit rate discrimination method and apparatus | |
| RU2212100C2 (ru) | Устройство и способ канального кодирования/декодирования для системы связи | |
| US6424631B1 (en) | Apparatus and methods for determining rate of transmitted variable rate data | |
| KR20010041817A (ko) | 콘볼루셔날하게 인코드된 통신 채널을 위한 수신된 신호품질 결정 방법 및 시스템 | |
| RU2141167C1 (ru) | Устройство для измерения коэффициента ошибок в битах с помощью декодера витерби | |
| EP0958658B1 (en) | An information coding method and devices utilizing error correction and error detection | |
| US6810078B2 (en) | Blind rate determination | |
| EP1044530A1 (en) | Rate detection in direct sequence code division multiple access system | |
| KR19990045616A (ko) | 전송 레이트 판정 방법 및 그 장치 | |
| KR100243213B1 (ko) | 제로상태평가량을이용한비터비복호데이터의품질평가장치 | |
| US6519740B1 (en) | Bit detection method in a radio communications system | |
| GB2305083A (en) | Error rate calculation using viterbi decoding/correction | |
| JP2001339466A (ja) | 可変レート符号受信装置 | |
| CN100431287C (zh) | 可变速率通信系统中的速率检测方法 | |
| JP2002503909A (ja) | 直交速度依存型ウォルシ・カバリング・コードを使用する速度決定を実行するための方法および装置 | |
| JPH11225132A (ja) | ビット誤り率推定方法及び装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20091004 |