RU2118043C1 - Переключатель двухтактный - Google Patents
Переключатель двухтактный Download PDFInfo
- Publication number
- RU2118043C1 RU2118043C1 RU97109196/09A RU97109196A RU2118043C1 RU 2118043 C1 RU2118043 C1 RU 2118043C1 RU 97109196/09 A RU97109196/09 A RU 97109196/09A RU 97109196 A RU97109196 A RU 97109196A RU 2118043 C1 RU2118043 C1 RU 2118043C1
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- signal
- trigger
- delay line
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
Изобретение относится к устройствам коммутации и может найти применение в системах управления, контроля, измерения, вычислительных устройствах, устройствах связи различных отраслей техники. Технический результат заключается в том, что устройство позволяет переключать выходной сигнал без задержки относительно входного сигнала. Устройство осуществляет управление двумя последовательными сигналами с использованием одного канала управления. Переключатель содержит JK-триггер, два элемента И, элементы ИЛИ, И - НЕ и линию задержки. 1 ил.
Description
Изобретение относится к устройствам коммутации и может найти применение в системах управления, контроля, измерения, вычислительных устройствах, устройствах связи различных отраслей техники.
Известен переключатель /R-S-триггер/, описанный, например, в [1], содержащий два элемента И-НЕ с перекрестной обратной связью, два входа и два выхода. К недостаткам такого устройства следует отнести необходимость изменения на противоположные значения двух входных сигналов по двум каналам для переключения устройства в исходное состояние /выключение/.
Известен также переключатель /J-K-триггер/, описанный, например, в [2], содержащий также два элемента И-НЕ с перекрестной обратной связью, схему управления на цифровых элементах /МЭЦС/ или транзисторах, 5 входов и два выхода. К недостаткам такого устройства следует отнести переключение устройства после окончания управляющего сигнала, что создает задержку выходного сигнала относительно входного.
Вместе с тем многие цифровые системы не допускают такой задержки и требуют управления переключателем двумя тактами по единственному каналу /переключатель с памятью/.
В качестве прототипа принято устройство, описанное в [2].
Целью настоящего изобретения является расширение функциональных возможностей, а именно возможность управления переключателем по одному каналу двумя тактами и исключение задержки выходного сигнала относительно входного.
Поставленная цель достигается тем, что в устройство дополнительно введены один двухвходовой элемент И-НЕ, два двухвходовых элемента И, один трехвходовой элемент ИЛИ и одна линия задержки.
На чертеже приведена схема переключателя двухтактного.
Устройство содержит вход Вх, выход Вых, J-K-триггер 1, первый двухвходовой элемент И 2, трехвходовой элемент ИЛИ 3, линию задержки 4, двухвходовой элемент И-НЕ 5 и второй двухвходовой элемент И 6. Вход Вх устройства соединен со входом С J-K-триггера 1, первым входом первого двухвходового элемента И 2 и вторым входом двухвходового элемента И-НЕ 5. Прямой выход J-K-триггера 1 соединен с первым входом второго двухвходового элемента И 6 и первым входом двухвходового элемента И-НЕ 5, выход которого соединен со вторым входом второго двухвходового элемента И 6. Выходы первого 2 и второго 6 двухвходовых элементов И соединены с первым и третьим входами трехвходового элемента ИЛИ 3 соответственно, причем выход первого элемента И 2 также соединен со входом линии задержки 3, выход которой соединен со вторым входом трехвходового элемента ИЛИ 3, выход которого в свою очередь соединен с выходом Вых устройства.
Использование J-K-триггера, элемента И-НЕ, двух элементов И, одного элемента ИЛИ и одной линии задержки для достижения поставленной цели в источниках не обнаружено. Устройство работает следующим образом. J-K-триггер 1 для реализации счетного режима работы должен иметь на входах J и K потенциальный единичный сигнал. В исходное состояние устройство приводится подачей кратковременного нулевого сигнала на вход R при потенциальном единичном сигнале на входе S J-K-триггера 1. При этом на прямом выходе J-K-триггера 1 устанавливается нулевой, а на инверсном - единичный сигнал. На выходе Вых устройства устанавливается нулевой сигнал. В таком состоянии устройство готово к функционированию. При поступлении на вход Вх устройства первого управляющего сигнала /первый такт/ единичный сигнал поступает на вход С J-K-триггера 1, первый вход первого двухвходового элемента И 2 и первый вход двухвходового элемента И-НЕ 5. На выходе первого элемента И 2 появляется при этом единичный сигнал, поступающий на первый вход двухвходового элемента ИЛИ, на выходе которого и выходе устройства появляется единичный сигнал. Одновременно единичный сигнал поступает на вход линии задержки 4. На выходе двухвходового элемента И-НЕ 5 сохраняется единичный сигнал, передаваемый на второй вход второго двухвходового элемента И 6, на выходе которого сохраняется нулевой сигнал. После окончания на входе Вх устройства первого управляющего сигнала J-K-триггер 1 переключается в состояние единичного сигнала на прямом выходе и нулевого - на инверсном. При этом на выходе двухвходового элемента И-НЕ 5 сохраняется единичный сигнал, а на выходе второго двухвходового элемента И 6 появляется единичный сигнал, передаваемый на третий вход трехвходового элемента ИЛИ 3. На время переключения J-K-триггера 1 и второго элемента И 6 элемент ИЛИ 3 сохраняет на своем выходе единичный сигнал за счет задержки единичного сигнала на своем втором входе единичного выходного сигнала линии задержки 4. На выходе первого двухвходового элемента И 2 появляется нулевой сигнал, не изменяющий единичный сигнал на выходе Вых устройства. Второй входной управляющий сигнал /второй такт/ поступает на второй вход двухвходового элемента И-НЕ 5, переключая его единичный выходной сигнал на нулевой, который подается на второй вход второго двухвходового элемента И 6. На его выходе появляется нулевой сигнал, который поступает на третий вход элемента ИЛИ 3. При этом элемент ИЛИ 3 приобретает на всех входах нулевые сигналы и на выходе Вых устройства появляется нулевой сигнал. После окончания второго входного сигнала J-K-триггер 1 переходит в нулевое состояние прямого и единичного - инверсного выходов. Схема устройства переходит в исходное состояние.
Таким образом единичный выходной сигнал устройства появляется при появлении первого управляющего сигнала /на фронте сигнала первого такта/, а исчезает при появлении второго управляющего сигнала /на фронте сигнала второго такта/, что практически исключает задержку выходного сигнала относительно входного.
Для нормального функционирования устройства необходимо иметь время задержки сигнала линией задержки 4.
tзд≥tпк.тр+tпк.н,
tпк.тр и tпк.п - время переключения J-K-триггера и элемента И соответственно.
tпк.тр и tпк.п - время переключения J-K-триггера и элемента И соответственно.
Литература:
1. Зельдин Е.А. Цифровые интегральные микросхемы в информационно-измерительной аппаратуре. Л.: Энергоатомиздат, 1986, с. 167, рис. 10-4.
1. Зельдин Е.А. Цифровые интегральные микросхемы в информационно-измерительной аппаратуре. Л.: Энергоатомиздат, 1986, с. 167, рис. 10-4.
2. Зельдин Е.А. Цифровые интегральные микросхемы в информационно-измерительной аппаратуре. Л.: Энергоатомиздат, 1986, с. 181, рис. 10-13.
Claims (1)
- Переключатель двухтактный, содержащий вход, выход и JK-триггер, отличающийся тем, что в него дополнительно введены элементы двухвходовой И - НЕ, трехвходовой ИЛИ, два двухвходовых элемента И и линия задержки, причем вход устройства соединен с входом CJK-триггера, первым входом первого двухвходового элемента И и вторым входом двухвходового элемента И - НЕ, прямой выход JK-триггера соединен с первым входом двухвходового элемента И - НЕ и первым входом второго двухвходового элемента И, к второму входу которого подсоединен выход двухвходового элемента И - НЕ, а инверсный выход JK-триггера соединен с вторым входом первого двухвходового элемента И, выход которого соединен с первым входом трехвходового элемента ИЛИ и входом линии задержки, выход которого соединен с вторым входом трехвходового элемента ИЛИ, к третьему входу которого подсоединен выход второго двухвходового элемента И, а выход устройства соединен с выходом трехвходового элемента ИЛИ.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU97109196/09A RU2118043C1 (ru) | 1997-06-09 | 1997-06-09 | Переключатель двухтактный |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU97109196/09A RU2118043C1 (ru) | 1997-06-09 | 1997-06-09 | Переключатель двухтактный |
Publications (2)
Publication Number | Publication Date |
---|---|
RU2118043C1 true RU2118043C1 (ru) | 1998-08-20 |
RU97109196A RU97109196A (ru) | 1999-01-10 |
Family
ID=20193683
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU97109196/09A RU2118043C1 (ru) | 1997-06-09 | 1997-06-09 | Переключатель двухтактный |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2118043C1 (ru) |
-
1997
- 1997-06-09 RU RU97109196/09A patent/RU2118043C1/ru not_active IP Right Cessation
Non-Patent Citations (1)
Title |
---|
Зельдин Е.А. Цифровые интегральные микросхемы в информационно-измерительной аппаратуре. - Л.: Энергоатомиздат, 1986, стр.167, рис.10 - 4,с.181, рис.10 - 13. Угрюмов В.П. Проектирование элементов и узлов ЭВМ. - М.: Высшая школа, 1987, с.157, рис.9.25. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR960042413A (ko) | 데이터 처리 시스템 | |
ES2167557T3 (es) | Abrazadera de bateria y bateria que comprende dicha abrazadera. | |
US4188547A (en) | Multi-mode control logic circuit for solid state relays | |
KR840000114A (ko) | 위상 비교기 | |
RU2118043C1 (ru) | Переключатель двухтактный | |
KR890012449A (ko) | 프로그램가능 논리소자 | |
KR900000166B1 (en) | Semiconductor memory device promoted the adaptibility | |
SU1603367A1 (ru) | Элемент сортировочной сети | |
RU2100900C1 (ru) | Линия задержки | |
RU2147787C1 (ru) | D-к-триггер | |
WO2001035640A3 (en) | Signal switching device and method | |
RU2022325C1 (ru) | Струйный триггер | |
RU2100901C1 (ru) | Таймер | |
RU1817086C (ru) | Устройство дл вывода информации | |
KR930001032A (ko) | 시이퀀스 제어 유니트 | |
RU2103808C1 (ru) | Таймер | |
SU788389A1 (ru) | Последовательный счетчик с двухпроводной св зью | |
RU2130692C1 (ru) | Таймер | |
SU1091162A2 (ru) | Блок приоритета | |
SU1621143A1 (ru) | Триггер IK-типа | |
SU1485393A1 (ru) | Устройство для переключения электрических цепей , | |
KR880014469A (ko) | 비트순차 신호 스케일링 장치 | |
KR860008687A (ko) | 지속기간-감지 디지탈 신호 게이트 | |
SU1605246A1 (ru) | Устройство дл сопр жени электронного модул с линией св зи | |
RU2117387C1 (ru) | Линия задержки |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20020610 |