RU2103841C1

RU2103841C1 - Широкополосное устройство коммутации

Info

Publication number: RU2103841C1
Application number: SU5001560A
Authority: RU
Inventors: Хайдук Герхард
Original assignee: Сименс АГ
Priority date: 1990-09-26
Filing date: 1991-09-25
Publication date: 1998-01-27
Also published as: DE59008319D1; JPH04259191A; HU212223B; US5214424A; CA2052157A1; LU87902A1; ATE117498T1; HUT60084A; EP0477403B1; EP0477403A1; HU913066D0

Abstract

В матрицей точек связи в ГЕТ-технике, чьи управляемые по мере надобности одной фиксирующей ячейкой памяти элементы связи образованы по мере надобности одной схемой последовательного соединения одного переключающего транзистора и одного входного транзистора, по мере надобности между выходной линией матрицы и последующей схемой выходного усилителя введен расположенный своим управляющим электродом на источнике опорного потенциала п-канальный последовательно включенный транзистор, который вместе с расположенным на входе схемы выходного усилителя зарядным транзистором образует схему передачи зарядка, которая осуществляет усиление напряжения. И на входе включенной перед входной линией матрицы схемы входного возбудителя предусмотрен другой транзистор предварительного заряда, который своим управляющим электродом тоже подключен к линии тактирующего сигнала фаза зарядки - фаза оценки, от которой одновременно устраняется также включенная перед схемой входного возбудителя стробирующая схема передачи. 2 з.п. ф-лы, 3 ил.

Description

Изобретение относится к технике связи, в частности к устройствам коммутации, выполненным в виде матрицы на полевых транзисторах.

Известное (например из EP-A-O 262479) устройство связи широкополосных сигналов имеет матрицу точек связи в PET-технике, чьи элементы связи образованы по мере надобности с помощью нагружаемого на своем управляющем электроде соединяющим или же замыкающим сигналом, подключенного своим главным электродом к соответствующей исходящей линии матрицы переключающего транзистора, причем элементы связи имеют по мере надобности один образующий с переключающим транзистором последовательное соединение предвключенный транзистор, который своим управляющим электродом подключен к соответствующей входной линии матрицы, а обращенный от последовательного соединения главный электрод которого через считывающий транзистор соединен с одним вводом источника рабочего напряжения, с другим вводом которого через предварительно заряжающий транзистор соединена текущая выходная линия матрицы, причем зарядный транзистор и считывающий транзистор в противоположном друг другу направлении по мере надобности на своем управляющем электроде нагружены разделяющим период переключения двоичных знаков на фазу предварительной зарядки и собственную фазу переключения тактом настройки поля связи, так что в каждой предварительной фазе при замкнутом считывающем транзисторе выходная линия матрицы через предварительно заряжающий транзистор заряжается, по крайней мере, приблизительно, на имеющийся на указанном другом вводе источника рабочего напряжения потенциал. Это известное широкополосное сигнальное устройство связи, которое может содержать индивидуальные считывающие транзисторы для элементов связи или индивидуальные считывающие транзисторы входной линии матрицы или индивидуальные считывающие транзисторы выходной линии матрицы, для настройки этих считывающих транзисторов нуждаются в собственных, проходящих через матрицу точек связи тактовых линиях, что требует соответствующую занимаемую площадь и несет с собой соответствующую емкостную нагрузку исходящей линии матрицы; тактовое распределение и связи между входной линией матрицы и выходной линией матрицы для обеспечения достаточной помехозащищенности требуют достаточно больших амплитуд сигналов на выходных линиях матрицы, что связано с относительно высокой потребляемой мощностью.

Известное (например из EP-A-O 354252) другое устройство связи широкополосных сигналов содержит матрицы точек связи в ГЕТ-технике, чьи входы могут быть снабжены по мере надобности одной схемой возбуждения на входе, чьи выходы снабжены по мере надобности одной схемой усиления на выходе и чьи управляемые по мере надобности одной фиксирующей ячейкой памяти элементы связи образованы по мере надобности одной схемой последовательного соединения одного из своем управляющем электроде нагружаемого сигналом последовательного перемыкания или же замыкания, переключающего транзистора и одного своим управляющим электродом подключаемого к соответствующей входной линии матрицы входного транзистора, которая обращенным от схемы последовательного соединения главным электродом одного транзистора подключена к соответствующей выходной линии матрицы, причем выходная линия матрицы через один транзистор соединена с одним вводом источника рабочего напряжения; причем таким образом, что обращенный от схемы последовательного включения главный электрод другого транзистора постоянно соединен с другим вводом источника рабочего напряжения и что схема последовательного включения транзистора каждого элемента связи образует одно индивидуальное для точки связи ответвление дифференциального усилителя, чье по мере надобности для ведущих к одной и той же выходной линии точек связи общее другое ответвление образовано посредством содержащей последовательное соединение расположенного своим управляющим электродом на другом вводе источника рабочего напряжения, первого транзистора и нагружаемого на своем управляющем электроде опорным напряжением, второго транзистора, индивидуальной для выходной линии матрицы схемы усиления на выходе, которая обращенным от схемы последовательного соединения главным электродом одного транзистора подключена к соответствующей линии выхода матрицы, а обращенный от схемы последовательного включения, ведущий к усиливающему выходу главный электрод другого транзистора, который через один нагрузочный транзистор соединен с указанным другим вводом источника рабочего напряжения.

Достигаемый технический результат заключается в снижении требований к генератору опорного напряжения и повышении точности согласования транзисторов.

На фиг. 1 представлена структурная электрическая схема широкополосного устройства коммутации; на фиг. 2 - детали его схемной реализации согласно изобретению; на фиг.3 - такт переключения поля связи.

На чертеже фиг.1 схематично в необходимом для понимания изобретения объеме показано широкополосное сигнальное устройство связи, на ведущих к линиям столбцов S₁. . . S_j...S_n матрицы точек связи входах e₁...e_j ....e_n которого предусмотрены схемы возбудителя E₁...E_j ...E_n на входе, а достигаемые линиями строк Z₁. ..Z_i...Z_m матрицы точек связи выхода а₁...а_i...a_m которого снабжены схемами выходных усилителей А₁...А_i...A_m.

Матрица точек связи содержит точки KP₁₁...KP_ij...KP_mn связи, элементы связи которых, как это дальше отдельно указано при точке KP_ij связи для ее элемента K_ij связи, могут быть управляемыми (при точке KI_ij связи) по мере надобности одной индивидуальной для точек связи, фиксирующей ячейкой H_ij памяти, выход S которой ведет к управляющему входу текущего элемента связи (K_ij при точке KP_ij связи).

Фиксирующие ячейки ...H_ij... памяти согласно фиг. 1 настраиваются двумя дешифраторами, а именно одним дешифратором строк X и одним дешифратором столбцов DY, через соответствующие линии настройки x₁...x_i...x_m, y₁...y_j... y_n в двух координатах.

К тому же, как это видно из фиг. 1, оба настраивающих дешифратора DX, DY от входных регистров Reg X, Reg У могут быть нагружены по мере надобности одним общим для одного матричного ряда (строки или же столбцы) точек связи адресом строк точек связи или же столбцов, на который по соответствующей текущему адресу рядов точек связи, управляющей линии они выдают по мере надобности один управляющий сигнал "1". Встреча одного сигнала "1" управления строкой и одного сигнала "1" управления столбцом в точке пересечения соответствующей строке матрицы с соответствующим столбцом матрицы при синтезе соответствующей связи осуществляет тогда активацию находящейся там фиксирующей ячейки памяти, например ячейки H_ij памяти, с результатом, что управляемый соответствующей фиксирующей ячейкой (H_ij) памяти элемент связи, например элемент K_ij, становится проводящим.

Для того, чтобы рассматриваемый в примере элемент K_ij связи при создании соответствующей связи опять закрылся, управляющий дешифратор DX от входного регистра Reg X снова нагружается соответствующим адресом строки, так что строчный дешифратор DX снова по своей выходной линии x_i выдает строчный управляющий сигнал "1", и одновременно столбцовый дешифратор DY из своего входного регистра Reg Y нагружается, например, одним пустым адресом или адресом одного столбца неозвучиваемых точек связи, так что он на своей выходной линии Y_j выдает столбцовый управляющий сигнал "0"; встреча строчного управляющего сигнала "1" и столбцового управляющего сигнала "0" производит тогда обратную загрузку фиксирующей ячейки H_ij памяти с результатом, что запирается управляемый ею элемент K_ij связи.

То, как могут быть реализованы элементы К_ij связи, разъясняется на фиг. 2: элементы ...К_ij...связи образованы по мере надобности одной схемой последовательного соединения одного, на своем управляющем электроде от фиксирующей ячейки памяти нагружаемого одним переключающим или запирающим сигналом, переключающего транзистора Т_пк и одного своим управляющим электродом подключаемого к соответствующей входной линии S_j, матрицы входного транзистора Т_пк, которая обращенным от схемы последовательного соединения главным электродом одного переключающего транзистора Т_пк подключена к соответствующей выходной линии матрицы; выходная линия Z_i матрицы, со своей стороны, через п-канальный последовательно включенный п-канальный транзистор Т_пs соединена с входом схемы выходного усилителя А_i, причем на входе схемы выходного усилителя А_i находится, кроме того, зарядный транзистор Т_рs, через который (в ряде с последовательно включенным "n"-канальным транзистором Т_ns) соответствующая выходная линия Z_i матрицы в каждой фазе рV зарядки (на фиг. 3) одного разделяемого одним тактом Т (на фиг. 3) управления полем связи на такую фазу зарядки pV (нa фиг. 3) и фазу оценки рh (на фиг. З) периода переключения двоичного разряда соединена с источником U_DD потенциала заряда. Транзистор предварительного заряда Т_р к тому же расположен своим управляющим входом на линии тактирующего сигнала Т (на фиг. 2) такта управления поля связи.

Введенный между выходной линией Z_i матрицы и выходным усилителем A_i п-канальный последовательно включенный n - канальный транзистор Т_пs своим управляющим электродом лежит на источнике U_ref опорного потенциала, причем для опорного потенциала (U_ref) и упомянутого ранее зарядного потенциала (U_DD) действует соотношение U_ref U_DD. Посредством конденсатора C_Block источник опорного потенциала U_ref хорошо заблокирован против массы.

Расположенный между выходной линией Z_i матрицы и выходным усилителем А_i п-канальный параллельно включенный транзистор Т_пs вместе с расположенным на входе выходного усилителя А_i транзистором предварительного заряда Т_рi образует схему переноса зарядов, к которой еще вернутся при последующем дальнейшем объяснении принципа действия показанного на фиг. 2 расположения элементов схемы; однако прежде всего следует еще рассмотреть схемное выполнение на ведущем к линии столбце S_j матрицы точек связи входа ej устройства связи широкополосных сигналов.

Согласно фиг. 2 перед входной линией S_j матрицы (линией столбца) включена схема входного возбудителя E_j, перед которой, в свою очередь, включена расположенная двумя своими управляющими входами на ведущий такт управления полем связи линии тактирующего сигнала Т или же на ведущей выполняющей логическую операцию "НЕ" такт управления поля связи линии тактирующего сигнала Т стробирующая схема ТGj переноса. На входе схемы выходного возбудителя E_j расположен другой транзистор предварительного заряда Трj, который своим управляющим электродом тоже соединен с линией тактирующего сигнала Т фазы зарядки и фазы оценки.

Представленная на фиг. 2 схема работает следующим образом:
Во время фазы зарядки (рV на фиг. 3) является проводящим расположенный со стороны входа другой транзистор предварительного заряда Трj, так что вход схемы входного возбудителя E_j принимает управляющий потенциал, на основании которого выход входного возбудителя E_j и тем самым линия S_j столбца попадает на опорный потенциал (ОV, корпус) с результатом, что входной транзистор Т_пе - а тем самым и схема последовательного соединения входного транзистора Т_пе и переключающего транзистора Т_пк - попадает в состояние запирания.

Вход выходного усилителя А_i в фазе загрузки (pV фиг. 3) через зарядный транзистор Т_рi поднимается на потенциал U_DD, что дает в результате то, что через п-канальный последовательно включенный транзистор Т_пs выходная линия Z_i матрицы (строчная линия) попадает на потенциал U_ref - U_tn, U_tn - пороговое напряжение последовательно включенного транзистора Т_пs.

С переходом тактирующего сигнала Т управления поля связи (на фиг. 3) от LOW на HICH (V_DD) кончается фаза зарядки (pV на фиг. 3) и начинается следующая фаза оценки (рh на фиг. 3). Разрядный транзистор Т_рj на входе схемы входного возбудителя E_j запирается, а стробирующая схема ТGj передачи становится проводящей с результатом, что сообразно с как раз находящимся на входе E_j переключаемым битом входная линия матрицы (линия столбца) S_j остается на своем прежнем потенциале (ОV, масса) или заряжается.

В первом случае потенциал выходной линии матрицы (строчной линии) Z_i остается неизменным, в то время как во втором случае выходная линия Z_i матрицы через схему последовательного соединения входного транзистора T_пе переключающего транзистора Т_пе как раз рассматриваемого, находящегося в состоянии переключения элемента К_ij связи разряжается. Посредством этого изменения потенциала на выходной линии Z_i матрицы п-канальный последовательно включенный транзистор Т_пs, который раньше в фазе зарядки при недостижении своего порогового напряжения попал в закрытое состояние, по причине теперешнего превышения своего порогового напряжения становится опять проводящим, а электрический заряд попадает от заряженного на потенциал U_DD входа выходного усилителя А_i через последовательно включенный транзистор Т_пs на выходную линию Z_i матрицы. При этом для соотношения размаха U_Ai напряжения на входе схемы выходного усилителя А_i с размахом U_zi напряжения на выходной линии Z_i матрицы действительна пропорция:

где C_zi - емкость выходной линии Zi матрицы, в С_Ai - активная на входе выходного усилителя А_i емкость схемы. Так как емкость С_zi длинной выходной линии Z_i матрицы (сточной линии) намного больше емкости С_Ai на входе схемы выходного усилителя А_i, то это ведет на входе выходного усилителя А_i к соответствующему усилению напряжения, так что небольшой размах сигнала на выходной линии Z_i матрицы уже достаточен для обеспечения надежного обозначения по мере надобности переключенного двоичного знака на выходном усилителе А_i. Этот двоичный знак может тогда в конце фазы оценки (ph на фиг. 3) тактироваться с выходного усилителя А_i.

Claims

1. Широкополосное устройство коммутации с матрицей точек коммутации в технике полевых транзисторов, в выходы которой соответственно введена выходная усилительная схема и образующие пересечения входных линий и выходных линий точки коммутации которой содержат соответственно элемент коммутации, управляющий вход которого связан со схемой управления и который образован последовательной схемой переключающего транзистора и входного транзистора, причем первый главный электрод переключающего транзистора подключен к соответствующей выходной линии матрицы, второй главный электрод переключающего транзистора подключен к первому главному электроду входного транзистора и управляющий электрод переключающего транзистора образует управляющий вход элемента коммутации, причем управляющий электрод входного транзистора подключен к соответствующей входной линии матрицы и второй главный электрод входного транзистора соединен с выводом масса источника рабочего напряжения, с другим выводом которого соединена соответствующая выходная линия матрицы через транзистор предварительного заряда, управляющий электрод которого соединен с тактовым генератором, отличающееся тем, что между выходной линией матрицы и выходной усилительной схемой введен n-канальный последовательно включенный транзистор, управляющий электрод которого соединен с источником опорного потенциала, а транзистор предварительного заряда своим одним главным электродом соединен с входом выходной усилительной схемы.

2. Устройство по п.1, отличающееся тем, что между источником опорного потенциала и массой включен блокировочный конденсатор.

3. Устройство по п.1 или 2, отличающееся тем, что во входы матрицы соответственно введено по входной схеме возбуждения, к входу которой подключен один главный электрод транзистора предварительного заряда, второй главный электрод которого подключен к источнику зарядного потенциала, а управляющий электрод которого соединен с тактовым генератором, с которым, кроме того, соединен управляющий вход, включенный перед входной схемой возбуждения, образованный антипараллельно соединенными КМОП-транзисторами логической схемы.