JPH04259191A - 広帯域信号結合装置 - Google Patents
広帯域信号結合装置Info
- Publication number
- JPH04259191A JPH04259191A JP3268786A JP26878691A JPH04259191A JP H04259191 A JPH04259191 A JP H04259191A JP 3268786 A JP3268786 A JP 3268786A JP 26878691 A JP26878691 A JP 26878691A JP H04259191 A JPH04259191 A JP H04259191A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- input
- matrix
- line
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000011159 matrix material Substances 0.000 claims abstract description 59
- 230000008878 coupling Effects 0.000 claims description 38
- 238000010168 coupling process Methods 0.000 claims description 38
- 238000005859 coupling reaction Methods 0.000 claims description 38
- 238000005516 engineering process Methods 0.000 claims description 12
- 238000011156 evaluation Methods 0.000 claims description 8
- 230000000903 blocking effect Effects 0.000 claims description 6
- 239000003990 capacitor Substances 0.000 claims description 3
- 238000002353 field-effect transistor method Methods 0.000 abstract 1
- 230000014759 maintenance of location Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q3/00—Selecting arrangements
- H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
- H04Q3/52—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker using static devices in switching stages, e.g. electronic switching arrangements
- H04Q3/521—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker using static devices in switching stages, e.g. electronic switching arrangements using semiconductors in the switching stages
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Electronic Switches (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transmitters (AREA)
- Stereo-Broadcasting Methods (AREA)
- Amplifiers (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Measurement And Recording Of Electrical Phenomena And Electrical Characteristics Of The Living Body (AREA)
- Input Circuits Of Receivers And Coupling Of Receivers And Audio Equipment (AREA)
- Radar Systems Or Details Thereof (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＦＥＴ技術による結合
点マトリックスを有する広帯域信号結合装置広帯域信号
結合装置に関する。
点マトリックスを有する広帯域信号結合装置広帯域信号
結合装置に関する。
【０００２】
【従来の技術】ＥＣＬ技術は高い動作速度、（中程度の
）高い集積度および（中程度の）高い損失電力のような
特性を有する。それにくらべてＦＥＴ技術は、動作速度
は中程度であるけれども、集積度が非常に高くまた損失
電力が非常に低い点で優れている。これらの２つの特徴
があるので、これまでバイポーラ技術によっていた速度
範囲にもＦＥＴ技術による集積回路を使用可能にしよう
という努力がなされている。
）高い集積度および（中程度の）高い損失電力のような
特性を有する。それにくらべてＦＥＴ技術は、動作速度
は中程度であるけれども、集積度が非常に高くまた損失
電力が非常に低い点で優れている。これらの２つの特徴
があるので、これまでバイポーラ技術によっていた速度
範囲にもＦＥＴ技術による集積回路を使用可能にしよう
という努力がなされている。
【０００３】たとえばヨーロッパ特許出願第０２６２４
７９号明細書から公知の広帯域信号結合装置はＦＥＴ技
術による結合点マトリックスを有し、その結合要素がそ
れぞれ、その制御電極に導通または阻止信号を与えられ
、主電極で付属のマトリックス出力線に接続されている
スイッチトランジスタにより形成されており、その際に
結合要素がそれぞれ、スイッチトランジスタと共に直列
回路を形成する予切換トランジスタを有し、予切換トラ
ンジスタがその制御電極で付属のマトリックス入力線に
接続されており、またその直列回路と反対側の主電極が
走査トランジスタを介して動作電圧源の一方の端子と接
続されており、その他方の端子とそのつどのマトリック
ス出力線が予充電トランジスタを介して接続されており
、またその際に予充電トランジスタおよび走査トランジ
スタが互いに逆向きにそれぞれその制御電極に、ビット
導通時間を予充電段階および本来の導通段階に分割する
結合装置駆動クロックを与えられており、こうして各予
充電段階で走査トランジスタの阻止状態においてマトリ
ックス出力線が予充電トランジスタを介して少なくとも
近似的に、動作電圧源の前記他方の端子に存在する電位
に充電される。結合要素個別の走査トランジスタまたは
マトリックス入力線またはマトリックス出力線個別の走
査トランジスタを有し得るこの公知の広帯域信号結合装
置は、これらの走査トランジスタの駆動のために、結合
点マトリックスを通過する固有のクロック線を必要とし
、このことは相応の占有面積を必要とし、またマトリッ
クス出力線の相応の容量性負荷を必然的に伴う。マトリ
ックス入力線とマトリックス出力線との間のクロック分
配および結合は十分なノイズ耐性の保証のためにマトリ
ックス出力線上に十分に大きい信号振幅を必要とし、こ
のことは比較的大きい電力消費と結び付いている。
７９号明細書から公知の広帯域信号結合装置はＦＥＴ技
術による結合点マトリックスを有し、その結合要素がそ
れぞれ、その制御電極に導通または阻止信号を与えられ
、主電極で付属のマトリックス出力線に接続されている
スイッチトランジスタにより形成されており、その際に
結合要素がそれぞれ、スイッチトランジスタと共に直列
回路を形成する予切換トランジスタを有し、予切換トラ
ンジスタがその制御電極で付属のマトリックス入力線に
接続されており、またその直列回路と反対側の主電極が
走査トランジスタを介して動作電圧源の一方の端子と接
続されており、その他方の端子とそのつどのマトリック
ス出力線が予充電トランジスタを介して接続されており
、またその際に予充電トランジスタおよび走査トランジ
スタが互いに逆向きにそれぞれその制御電極に、ビット
導通時間を予充電段階および本来の導通段階に分割する
結合装置駆動クロックを与えられており、こうして各予
充電段階で走査トランジスタの阻止状態においてマトリ
ックス出力線が予充電トランジスタを介して少なくとも
近似的に、動作電圧源の前記他方の端子に存在する電位
に充電される。結合要素個別の走査トランジスタまたは
マトリックス入力線またはマトリックス出力線個別の走
査トランジスタを有し得るこの公知の広帯域信号結合装
置は、これらの走査トランジスタの駆動のために、結合
点マトリックスを通過する固有のクロック線を必要とし
、このことは相応の占有面積を必要とし、またマトリッ
クス出力線の相応の容量性負荷を必然的に伴う。マトリ
ックス入力線とマトリックス出力線との間のクロック分
配および結合は十分なノイズ耐性の保証のためにマトリ
ックス出力線上に十分に大きい信号振幅を必要とし、こ
のことは比較的大きい電力消費と結び付いている。
【０００４】たとえばヨーロッパ特許出願第０３５４２
５２号明細書から公知の別の広帯域信号結合装置は、Ｆ
ＥＴ技術による結合点マトリックスを有する広帯域信号
結合装置であって、結合点マトリックスは、その入力端
にそれぞれ入力ドライバ回路が設けられ、その出力端に
それぞれ出力増幅器回路が設けられており、それぞれ保
持メモリセルにより制御される結合要素がそれぞれ、そ
の制御電極に導通または阻止信号を与えられるスイッチ
トランジスタとその制御電極で付属のマトリックス入力
線に接続されている入力トランジスタとの直列回路によ
り形成されており、該直列回路は一方のトランジスタの
直列回路と反対側の主電極で付属のマトリックス出力線
に接続されており、その際にマトリックス出力線がトラ
ンジスタを介して作動電圧源の一方の端子と接続されて
おり、その際に、他方のトランジスタの直列回路と反対
側の主電極は連続的に動作電圧源の他方の端子と接続さ
れており、また各結合要素のトランジスタ直列回路は差
動増幅器の結合点個別の一方の枝路を形成しており、そ
のそれぞれ同一の出力線に通ずる結合点に共通の他方の
枝路は、その制御電極で動作電圧源の他方の端子に接続
されている第１のトランジスタと、その制御電極に参照
電圧を与えられている第２のトランジスタとの直列回路
を有するマトリックス出力線個別の出力増幅器回路によ
り形成されており、該出力増幅器回路は一方のトランジ
スタの直列回路と反対側の主電極で付属のマトリックス
出力線に接続されており、またその他方のトランジスタ
の直列回路と反対側の、増幅器出力端に通ずる主電極は
負荷トランジスタを介して動作電圧源の前記他方の端子
と接続されている。
５２号明細書から公知の別の広帯域信号結合装置は、Ｆ
ＥＴ技術による結合点マトリックスを有する広帯域信号
結合装置であって、結合点マトリックスは、その入力端
にそれぞれ入力ドライバ回路が設けられ、その出力端に
それぞれ出力増幅器回路が設けられており、それぞれ保
持メモリセルにより制御される結合要素がそれぞれ、そ
の制御電極に導通または阻止信号を与えられるスイッチ
トランジスタとその制御電極で付属のマトリックス入力
線に接続されている入力トランジスタとの直列回路によ
り形成されており、該直列回路は一方のトランジスタの
直列回路と反対側の主電極で付属のマトリックス出力線
に接続されており、その際にマトリックス出力線がトラ
ンジスタを介して作動電圧源の一方の端子と接続されて
おり、その際に、他方のトランジスタの直列回路と反対
側の主電極は連続的に動作電圧源の他方の端子と接続さ
れており、また各結合要素のトランジスタ直列回路は差
動増幅器の結合点個別の一方の枝路を形成しており、そ
のそれぞれ同一の出力線に通ずる結合点に共通の他方の
枝路は、その制御電極で動作電圧源の他方の端子に接続
されている第１のトランジスタと、その制御電極に参照
電圧を与えられている第２のトランジスタとの直列回路
を有するマトリックス出力線個別の出力増幅器回路によ
り形成されており、該出力増幅器回路は一方のトランジ
スタの直列回路と反対側の主電極で付属のマトリックス
出力線に接続されており、またその他方のトランジスタ
の直列回路と反対側の、増幅器出力端に通ずる主電極は
負荷トランジスタを介して動作電圧源の前記他方の端子
と接続されている。
【０００５】“分配された”差動増幅器のこのコンセプ
トは一方では前記参照電圧の比較的高い精度、従ってま
た相応に高価な参照電圧発生器を必要とし、他方では分
配された差動増幅器に対していわゆるトランジスタのマ
ッチングに、すなわち、それらのなかに特性値が互いに
一致するトランジスタを用意することに問題がある。
トは一方では前記参照電圧の比較的高い精度、従ってま
た相応に高価な参照電圧発生器を必要とし、他方では分
配された差動増幅器に対していわゆるトランジスタのマ
ッチングに、すなわち、それらのなかに特性値が互いに
一致するトランジスタを用意することに問題がある。
【０００６】
【発明が解決しようとする課題】本発明の課題は、広帯
域信号結合装置におけるこのような問題を回避する方策
を示すことである。
域信号結合装置におけるこのような問題を回避する方策
を示すことである。
【０００７】
【課題を解決するための手段】この課題は、本発明によ
れば、ＦＥＴ技術による結合点マトリックスを有する広
帯域信号結合装置であって、その入力端にそれぞれ入力
ドライバ回路が設けら、 その出力端にそれぞれ出力
増幅器回路が設けられており、それぞれ保持メモリセル
により制御される結合要素がそれぞれ、制御電極に導通
または阻止信号を与えられるスイッチトランジスタと、
制御電極で付属のマトリックス入力線に接続されている
入力トランジスタとの直列回路により形成されており、
この直列回路が、一方のトランジスタの直列回路と反対
側の主電極で付属のマトリックス出力線に接続されてお
り、マトリックス出力線が、ビット導通時間スパンを予
充電段階および評価段階に分割する結合フィールド駆動
クロックのクロック信号線にその制御入力端で接続され
ている予充電トランジスタを介して、予充電電位源と接
続されており、その際に各予充電段階で入力トランジス
タが阻止され、またマトリックス出力線が予充電される
ように構成されている広帯域信号結合装置において、そ
れぞれマトリックス出力線と出力増幅器回路との間に、
出力増幅器回路の入力端に接続されている予充電トラン
ジスタと一緒に電荷転送回路を形成し、またその制御電
極で参照電位源に接続されているｎチャネル直列トラン
ジスタが挿入されていることを特徴とする広帯域信号結
合装置により解決される。
れば、ＦＥＴ技術による結合点マトリックスを有する広
帯域信号結合装置であって、その入力端にそれぞれ入力
ドライバ回路が設けら、 その出力端にそれぞれ出力
増幅器回路が設けられており、それぞれ保持メモリセル
により制御される結合要素がそれぞれ、制御電極に導通
または阻止信号を与えられるスイッチトランジスタと、
制御電極で付属のマトリックス入力線に接続されている
入力トランジスタとの直列回路により形成されており、
この直列回路が、一方のトランジスタの直列回路と反対
側の主電極で付属のマトリックス出力線に接続されてお
り、マトリックス出力線が、ビット導通時間スパンを予
充電段階および評価段階に分割する結合フィールド駆動
クロックのクロック信号線にその制御入力端で接続され
ている予充電トランジスタを介して、予充電電位源と接
続されており、その際に各予充電段階で入力トランジス
タが阻止され、またマトリックス出力線が予充電される
ように構成されている広帯域信号結合装置において、そ
れぞれマトリックス出力線と出力増幅器回路との間に、
出力増幅器回路の入力端に接続されている予充電トラン
ジスタと一緒に電荷転送回路を形成し、またその制御電
極で参照電位源に接続されているｎチャネル直列トラン
ジスタが挿入されていることを特徴とする広帯域信号結
合装置により解決される。
【０００８】ここで言及すべきこととして、その制御電
極に参照電圧を印加されるｎチャネル直列トランジスタ
と、クロック制御される予充電トランジスタとを有する
電荷転送回路はそれ自体は（Ａｎｎａｒａｔｏｎｅ：“
ディジタルＣＭＯＳ回路設計”、ＫｌｕｗｅｒＡｃａｄ
ｅｍｉｃ Ｐｕｂｌｉｓｈｅｒｓ、１９８６、第１９８
〜２００頁から）公知である。本発明の基礎となってい
る問題点との接点およびその解決策はそこには記載され
ていない。
極に参照電圧を印加されるｎチャネル直列トランジスタ
と、クロック制御される予充電トランジスタとを有する
電荷転送回路はそれ自体は（Ａｎｎａｒａｔｏｎｅ：“
ディジタルＣＭＯＳ回路設計”、ＫｌｕｗｅｒＡｃａｄ
ｅｍｉｃ Ｐｕｂｌｉｓｈｅｒｓ、１９８６、第１９８
〜２００頁から）公知である。本発明の基礎となってい
る問題点との接点およびその解決策はそこには記載され
ていない。
【０００９】本発明は、上記の形式の電荷転送回路と結
び付けられる電圧増幅の利点のほかに、参照電圧の正確
な設定が必要でなく、従って正確で敏感な参照電圧源が
必要とされないという利点をもたらす。それどころか参
照電圧は内部で動作電圧の分圧により導き出され、その
際に、本発明の別の実施例において、参照電位源がコン
デンサにより基準電位（接地点）に対して良好にブロッ
クされていることは目的にかなっている。トランジスタ
のマッチングも重要でない。テクノロジーに起因する特
性値の変動は単に出力線上の信号スパンを変化させる。 出力線上の信号スパンは、それぞれ導通されるビットを
出力増幅器で確実に認識することを保証するために、た
とえば０．５Ｖの小さいスパンで既に十分である。その
際に信号スパンが小さければ、損失電力も相応に小さい
。本発明による広帯域信号結合装置は入力線上の減ぜら
れた信号スパンによっても動作し得る。
び付けられる電圧増幅の利点のほかに、参照電圧の正確
な設定が必要でなく、従って正確で敏感な参照電圧源が
必要とされないという利点をもたらす。それどころか参
照電圧は内部で動作電圧の分圧により導き出され、その
際に、本発明の別の実施例において、参照電位源がコン
デンサにより基準電位（接地点）に対して良好にブロッ
クされていることは目的にかなっている。トランジスタ
のマッチングも重要でない。テクノロジーに起因する特
性値の変動は単に出力線上の信号スパンを変化させる。 出力線上の信号スパンは、それぞれ導通されるビットを
出力増幅器で確実に認識することを保証するために、た
とえば０．５Ｖの小さいスパンで既に十分である。その
際に信号スパンが小さければ、損失電力も相応に小さい
。本発明による広帯域信号結合装置は入力線上の減ぜら
れた信号スパンによっても動作し得る。
【００１０】各予充電段階での入力トランジスタの阻止
は、（ヨーロッパ特許出願第０２６２４７９号明細書か
ら公知の）走査トランジスタを結合要素の動作電圧供給
線に設けたくないならば、原理的に同じく既に（ヨーロ
ッパ特許第９０１０７０１６．９号明細書から）公知の
ように、たとえば入力線に挿入されており、それぞれそ
の制御入力端でクロック信号線に接続されており、また
予充電トランジスタと逆方向に制御されるゲート回路に
より行われ得る。
は、（ヨーロッパ特許出願第０２６２４７９号明細書か
ら公知の）走査トランジスタを結合要素の動作電圧供給
線に設けたくないならば、原理的に同じく既に（ヨーロ
ッパ特許第９０１０７０１６．９号明細書から）公知の
ように、たとえば入力線に挿入されており、それぞれそ
の制御入力端でクロック信号線に接続されており、また
予充電トランジスタと逆方向に制御されるゲート回路に
より行われ得る。
【００１１】しかし、本発明の他の実施例では、マトリ
ックス入力線の前に接続されている入力ドライバ回路の
入力端に設けられている予充電トランジスタもその制御
電極で予充電‐評価‐クロック信号線に接続されており
、それにより同時に、入力ドライバ回路の前に接続され
ているトランスファゲートも制御される。
ックス入力線の前に接続されている入力ドライバ回路の
入力端に設けられている予充電トランジスタもその制御
電極で予充電‐評価‐クロック信号線に接続されており
、それにより同時に、入力ドライバ回路の前に接続され
ているトランスファゲートも制御される。
【００１２】本発明の他の特殊性は、以下に図面により
本発明を一層詳細に説明するなかで明らかになろう。
本発明を一層詳細に説明するなかで明らかになろう。
【００１３】
【実施例】図１には、本発明の理解に必要な範囲で広帯
域信号結合装置の概要が示されている。結合マトリック
スの列線ｓ１…ｓｊ…ｓｎに通ずるその入力端ｅ１…ｅ
ｊ…ｅｎには入力ドライバ回路Ｅ１…Ｅｊ…Ｅｎが設け
られており、また結合マトリックスの行線ｚ１…ｚｉ…
ｚｍから到達されるその出力端ａ１…ａｉ…ａｍは出力
増幅器回路Ａ１…Ａｉ…Ａｍを設けられている。
域信号結合装置の概要が示されている。結合マトリック
スの列線ｓ１…ｓｊ…ｓｎに通ずるその入力端ｅ１…ｅ
ｊ…ｅｎには入力ドライバ回路Ｅ１…Ｅｊ…Ｅｎが設け
られており、また結合マトリックスの行線ｚ１…ｚｉ…
ｚｍから到達されるその出力端ａ１…ａｉ…ａｍは出力
増幅器回路Ａ１…Ａｉ…Ａｍを設けられている。
【００１４】結合点マトリックスは結合点ＫＰ１１…Ｋ
Ｐｉｊ…ＫＰｍｎを有し、それらの結合要素は、その結
合要素Ｋｉｊに対する結合点ＫＰｉｊにおいて詳細に示
されているように、それぞれ結合点個別の（結合点ＫＰ
ｉｊにおける）保持メモリセルＨｉｊにより制御される
ことができ、またその出力端ｓはそのつどの結合要素（
結合点ＫＰｉｊにおけるＫｉｊ）の制御入力端に通じて
いる。
Ｐｉｊ…ＫＰｍｎを有し、それらの結合要素は、その結
合要素Ｋｉｊに対する結合点ＫＰｉｊにおいて詳細に示
されているように、それぞれ結合点個別の（結合点ＫＰ
ｉｊにおける）保持メモリセルＨｉｊにより制御される
ことができ、またその出力端ｓはそのつどの結合要素（
結合点ＫＰｉｊにおけるＫｉｊ）の制御入力端に通じて
いる。
【００１５】保持メモリセル…Ｈｉｊ…は、図１によれ
ば、２つの駆動デコーダ、すなわち行デコーダＤＸおよ
び列デコーダＤＹにより２つの座標のなかの相応の駆動
線ｘ１…ｘｉ…ｘｍ；ｙ１…ｙｊ…ｙｎを介して駆動さ
れる。
ば、２つの駆動デコーダ、すなわち行デコーダＤＸおよ
び列デコーダＤＹにより２つの座標のなかの相応の駆動
線ｘ１…ｘｉ…ｘｍ；ｙ１…ｙｊ…ｙｎを介して駆動さ
れる。
【００１６】そのために、図１から明らかなように、両
駆動デコーダＤＸ、ＤＹは入力レジスタＲｅｇＸ、Ｒｅ
ｇＹからそれぞれ、結合点のマトリックス行または列に
共通の結合点行または結合点列アドレスを与えられ、そ
れによって両駆動デコーダはそれぞれそのつどのアドレ
スに相応する駆動線にそれぞれ１つの“１”駆動信号を
発する。相応の接続の形成の際に当該のマトリックス列
との当該のマトリックス行の交叉点において行駆動信号
“１”および列駆動信号“１”が衝突すると、そこに位
置する保持メモリセル、たとえばメモリセルＨｉｊが能
動化され、その結果として、当該の保持メモリセル（Ｈ
ｉｊ）から制御される結合要素、例では結合要素Ｋｉｊ
が導通状態になる。
駆動デコーダＤＸ、ＤＹは入力レジスタＲｅｇＸ、Ｒｅ
ｇＹからそれぞれ、結合点のマトリックス行または列に
共通の結合点行または結合点列アドレスを与えられ、そ
れによって両駆動デコーダはそれぞれそのつどのアドレ
スに相応する駆動線にそれぞれ１つの“１”駆動信号を
発する。相応の接続の形成の際に当該のマトリックス列
との当該のマトリックス行の交叉点において行駆動信号
“１”および列駆動信号“１”が衝突すると、そこに位
置する保持メモリセル、たとえばメモリセルＨｉｊが能
動化され、その結果として、当該の保持メモリセル（Ｈ
ｉｊ）から制御される結合要素、例では結合要素Ｋｉｊ
が導通状態になる。
【００１７】例として考察されている結合要素Ｋｉｊが
当該の接続の解除の際に再び阻止されるように、再び駆
動デコーダＤＸは入力レジスタＲｅｇＸから当該の行ア
ドレスを与えられ、従って行デコーダＤＸは再びその出
力線ｘｉ上に行駆動信号“１”を発し、また同時に列デ
コーダＤＹはその入力端レジスタＲｅｇＹからたとえば
空アドレスまたは接続されない結合点の列のアドレスを
与えられ、従って列デコーダＤＹはその出力線ｙｊ上に
列駆動信号“０”を発する。行駆動信号“１”および列
駆動信号“０”が衝突すると、保持メモリセルＨｉｊは
リセットされ、その結果として、その保持メモリセルに
より制御される結合要素Ｋｉｊは阻止される。
当該の接続の解除の際に再び阻止されるように、再び駆
動デコーダＤＸは入力レジスタＲｅｇＸから当該の行ア
ドレスを与えられ、従って行デコーダＤＸは再びその出
力線ｘｉ上に行駆動信号“１”を発し、また同時に列デ
コーダＤＹはその入力端レジスタＲｅｇＹからたとえば
空アドレスまたは接続されない結合点の列のアドレスを
与えられ、従って列デコーダＤＹはその出力線ｙｊ上に
列駆動信号“０”を発する。行駆動信号“１”および列
駆動信号“０”が衝突すると、保持メモリセルＨｉｊは
リセットされ、その結果として、その保持メモリセルに
より制御される結合要素Ｋｉｊは阻止される。
【００１８】保持メモリセル…Ｈｉｊ…はたとえばヨー
ロッパ特許出願第０２３８８３４号明細書から明らかな
ようにそれ自体公知の仕方で構成されることができ、従
ってここでこれ以上に詳細に説明する必要はない。
ロッパ特許出願第０２３８８３４号明細書から明らかな
ようにそれ自体公知の仕方で構成されることができ、従
ってここでこれ以上に詳細に説明する必要はない。
【００１９】結合要素…Ｋｉｊ…が回路技術的にどのよ
うに実現され得るかが図２に示されている。結合要素…
Ｋｉｊ…はそれぞれ、その制御電極に保持メモリセルか
ら導通または阻止信号を与えられるスイッチトランジス
タＴｎｋと、その制御電極で付属の（マトリックス入力
線）列線ｓｊに接続されている入力トランジスタＴｎｅ
との直列回路により形成されており、該直列回路は一方
のトランジスタＴｎｋの直列回路と反対側の主電極で付
属のマトリックス出力線ｚｉに接続されている。マトリ
ックス出力線ｚｉはｎチャネル直列トランジスタＴｎｓ
を介して出力増幅器回路Ａｉの入力端と接続されており
、その際に出力増幅器回路Ａｉの入力端にはさらに予充
電トランジスタＴｐｉが接続されており、それを介して
（直列トランジスタＴｎｓと直列に）付属のマトリック
ス出力線ｚｉが、結合フィールド駆動クロックＴ（図３
中）により予充電段階ｐｖ（図３中）および評価段階ｐ
ｈ（図３中）に分割されるビット導通時間スパンの各予
充電段階ｐｖ（図３中）で、予充電電位源ＵＤＤと接続
されている。予充電トランジスタＴｐｉはそのためにそ
の制御入力端で結合フィールド駆動クロックのクロック
信号線Ｔ（図２中）に接続されている。
うに実現され得るかが図２に示されている。結合要素…
Ｋｉｊ…はそれぞれ、その制御電極に保持メモリセルか
ら導通または阻止信号を与えられるスイッチトランジス
タＴｎｋと、その制御電極で付属の（マトリックス入力
線）列線ｓｊに接続されている入力トランジスタＴｎｅ
との直列回路により形成されており、該直列回路は一方
のトランジスタＴｎｋの直列回路と反対側の主電極で付
属のマトリックス出力線ｚｉに接続されている。マトリ
ックス出力線ｚｉはｎチャネル直列トランジスタＴｎｓ
を介して出力増幅器回路Ａｉの入力端と接続されており
、その際に出力増幅器回路Ａｉの入力端にはさらに予充
電トランジスタＴｐｉが接続されており、それを介して
（直列トランジスタＴｎｓと直列に）付属のマトリック
ス出力線ｚｉが、結合フィールド駆動クロックＴ（図３
中）により予充電段階ｐｖ（図３中）および評価段階ｐ
ｈ（図３中）に分割されるビット導通時間スパンの各予
充電段階ｐｖ（図３中）で、予充電電位源ＵＤＤと接続
されている。予充電トランジスタＴｐｉはそのためにそ
の制御入力端で結合フィールド駆動クロックのクロック
信号線Ｔ（図２中）に接続されている。
【００２０】マトリックス出力線ｚｉと出力増幅器回路
Ａｉとの間に挿入されているｎチャネル直列トランジス
タＴｎｓはその制御電極で参照電位Ｕｒｅｆに接続され
ており、その際に参照電位（Ｕｒｅｆ）および前記の予
充電電位（ＵＤＤ）に対しては関係Ｕｒｅｆ ＵＤＤが
成り立つ。コンデンサＣＢｌｏｃｋにより参照電位源Ｕ
ｒｅｆは接地点に対してブロックされている。
Ａｉとの間に挿入されているｎチャネル直列トランジス
タＴｎｓはその制御電極で参照電位Ｕｒｅｆに接続され
ており、その際に参照電位（Ｕｒｅｆ）および前記の予
充電電位（ＵＤＤ）に対しては関係Ｕｒｅｆ ＵＤＤが
成り立つ。コンデンサＣＢｌｏｃｋにより参照電位源Ｕ
ｒｅｆは接地点に対してブロックされている。
【００２１】マトリックス出力線ｚｉと出力増幅器回路
Ａｉとの間に接続されているｎチャネル直列トランジス
タＴｎｓは、出力増幅器回路Ａｉの入力端に接続されて
いる予充電トランジスタＴｐｉと一緒に電荷転送回路を
形成している。この電荷転送回路については、図２に示
されている回路装置の作用の仕方を後で説明する際にま
た説明する。その前に、広帯域信号結合装置の結合点マ
トリックスの列線ｓｊに通ずる入力端ｅｊにおける回路
技術的実施例を考察しておく。
Ａｉとの間に接続されているｎチャネル直列トランジス
タＴｎｓは、出力増幅器回路Ａｉの入力端に接続されて
いる予充電トランジスタＴｐｉと一緒に電荷転送回路を
形成している。この電荷転送回路については、図２に示
されている回路装置の作用の仕方を後で説明する際にま
た説明する。その前に、広帯域信号結合装置の結合点マ
トリックスの列線ｓｊに通ずる入力端ｅｊにおける回路
技術的実施例を考察しておく。
【００２２】図２によれば、マトリックス入力線（列線
）ｓｊの前に入力ドライバ回路Ｅｊが接続されており、
この入力ドライバ回路Ｅｊの前には転送ゲートＴＧｊが
接続されており、この転送ゲートＴＧｊはその両制御入
力端で、結合フィールド駆動クロックを導くクロック信
号線Ｔまたは否定された結合フィールド駆動クロックを
導くクロック信号線Ｔ−に接続されている。入力ドライ
バ回路Ｅｊの入力端には別の予充電トランジスタＴｐｊ
が接続されており、この予充電トランジスタＴｐｊはそ
の制御電極で同じく予充電段階‐評価段階‐クロック信
号線Ｔに接続されている。
）ｓｊの前に入力ドライバ回路Ｅｊが接続されており、
この入力ドライバ回路Ｅｊの前には転送ゲートＴＧｊが
接続されており、この転送ゲートＴＧｊはその両制御入
力端で、結合フィールド駆動クロックを導くクロック信
号線Ｔまたは否定された結合フィールド駆動クロックを
導くクロック信号線Ｔ−に接続されている。入力ドライ
バ回路Ｅｊの入力端には別の予充電トランジスタＴｐｊ
が接続されており、この予充電トランジスタＴｐｊはそ
の制御電極で同じく予充電段階‐評価段階‐クロック信
号線Ｔに接続されている。
【００２３】図２に示されている回路装置は下記のよう
に動作する。
に動作する。
【００２４】予充電段階（図３中のｐｖ）の間は入力側
の予充電トランジスタＴｐｊが導通しているので、入力
ドライバ回路Ｅｊの入力端は制御電位を受け、それに基
づいて入力ドライバ回路Ｅｊの出力端、従ってまた列線
ｓｊが基準電位（０Ｖ、接地）に達し、その結果として
、入力トランジスタＴｎｅが、従ってまた入力トランジ
スタＴｎｅおよびスイッチ‐トランジスタＴｎｋの直列
回路も阻止状態に達する。
の予充電トランジスタＴｐｊが導通しているので、入力
ドライバ回路Ｅｊの入力端は制御電位を受け、それに基
づいて入力ドライバ回路Ｅｊの出力端、従ってまた列線
ｓｊが基準電位（０Ｖ、接地）に達し、その結果として
、入力トランジスタＴｎｅが、従ってまた入力トランジ
スタＴｎｅおよびスイッチ‐トランジスタＴｎｋの直列
回路も阻止状態に達する。
【００２５】出力増幅器Ａｉの入力端は予充電段階（図
３中のｐｖ）の間に予充電トランジスタＴｐｉを介して
ＵＤＤ電位に引かれ、その結果として、ｎチャネル直列
トランジスタＴｎｓを介してマトリックス出力線（行線
）ｚｉが電位Ｕｒｅｆ−Ｕｔｈに達する。ここで、Ｕｔ
ｈは直列トランジスタＴｎｓのしきい値電圧である。
３中のｐｖ）の間に予充電トランジスタＴｐｉを介して
ＵＤＤ電位に引かれ、その結果として、ｎチャネル直列
トランジスタＴｎｓを介してマトリックス出力線（行線
）ｚｉが電位Ｕｒｅｆ−Ｕｔｈに達する。ここで、Ｕｔ
ｈは直列トランジスタＴｎｓのしきい値電圧である。
【００２６】低から高（ＵＤＤ）への結合フィールド駆
動クロック信号Ｔ（図３中）の移行により予充電段階（
図３中のｐｖ）は終了し、また後続の評価段階（図３中
のｐｈ）が開始する。入力ドライバ回路ｅｊの入力端に
おける予充電トランジスタＴｐｊは阻止され、また転送
ゲートＴＧｊは導通状態となり、その結果、入力端Ｅｊ
にまさに生じている導通すべきビットに応じて、マトリ
ックス入力線（列線）ｓｊはそのこれまでの電位（０Ｖ
、接地）にとどまり、または充電される。
動クロック信号Ｔ（図３中）の移行により予充電段階（
図３中のｐｖ）は終了し、また後続の評価段階（図３中
のｐｈ）が開始する。入力ドライバ回路ｅｊの入力端に
おける予充電トランジスタＴｐｊは阻止され、また転送
ゲートＴＧｊは導通状態となり、その結果、入力端Ｅｊ
にまさに生じている導通すべきビットに応じて、マトリ
ックス入力線（列線）ｓｊはそのこれまでの電位（０Ｖ
、接地）にとどまり、または充電される。
【００２７】第１の場合にはマトリックス出力線（行線
）ｚｉの電位は不変にとどまり、他方において第２の場
合にはマトリックス出力線ｚｉは、まさに考察されてい
る導通状態にある結合要素Ｋｉｊの入力トランジスタＴ
ｎｅおよびスイッチ‐トランジスタＴｎｋの直列回路を
介して放電される。マトリックス出力線ｚｉ上のこの電
位変化により、先に予充電段階でそのしきい値電圧の下
方超過の際に阻止状態に達したｎチャネル直列トランジ
スタＴｎｓはいまやそのしきい値電圧の上方超過に基づ
いて再び導通状態となり、電荷が出力増幅器回路Ａｉの
ＵＤＤ電位に充電された入力端から直列トランジスタＴ
ｎｓを介してマトリックス出力線ｚｉ上に達する。その
際に出力増幅器回路Ａｉの入力端における電圧スパンｕ
Ａｉとマトリックス出力線ｚｉ上の電圧スパンｕｚｉと
の比については関係式 ｕＡｉ／ｕｚｉ＝Ｃｚｉ／ＣＡｉ が成り立つ。ここで、Ｃｚｉはマトリックス出力線ｚｉ
のキャパシタンス、またＣＡｉは出力増幅器回路Ａｉの
入力端において有効な回路キャパシタンスを意味する。 いま長いマトリックス出力線（行線）ｚｉのキャパシタ
ンスＣｚｉは出力増幅器回路Ａｉの入力端におけるキャ
パシタンスＣ よりもはるかに大きいので、このこと
は出力増幅器回路Ａｉの入力端において相応の電圧増幅
に通じ、従って既にマトリックス出力線ｚｉ上の小さい
電圧スパンが、出力増幅器回路Ａｉにおけるそれぞれ導
通されるビットの確実な認識を保証するために十分であ
る。このビットは次いで評価段階（図３中のｐｈ）の終
了時に出力増幅器回路Ａｉからクロックアウトされ得る
。
）ｚｉの電位は不変にとどまり、他方において第２の場
合にはマトリックス出力線ｚｉは、まさに考察されてい
る導通状態にある結合要素Ｋｉｊの入力トランジスタＴ
ｎｅおよびスイッチ‐トランジスタＴｎｋの直列回路を
介して放電される。マトリックス出力線ｚｉ上のこの電
位変化により、先に予充電段階でそのしきい値電圧の下
方超過の際に阻止状態に達したｎチャネル直列トランジ
スタＴｎｓはいまやそのしきい値電圧の上方超過に基づ
いて再び導通状態となり、電荷が出力増幅器回路Ａｉの
ＵＤＤ電位に充電された入力端から直列トランジスタＴ
ｎｓを介してマトリックス出力線ｚｉ上に達する。その
際に出力増幅器回路Ａｉの入力端における電圧スパンｕ
Ａｉとマトリックス出力線ｚｉ上の電圧スパンｕｚｉと
の比については関係式 ｕＡｉ／ｕｚｉ＝Ｃｚｉ／ＣＡｉ が成り立つ。ここで、Ｃｚｉはマトリックス出力線ｚｉ
のキャパシタンス、またＣＡｉは出力増幅器回路Ａｉの
入力端において有効な回路キャパシタンスを意味する。 いま長いマトリックス出力線（行線）ｚｉのキャパシタ
ンスＣｚｉは出力増幅器回路Ａｉの入力端におけるキャ
パシタンスＣ よりもはるかに大きいので、このこと
は出力増幅器回路Ａｉの入力端において相応の電圧増幅
に通じ、従って既にマトリックス出力線ｚｉ上の小さい
電圧スパンが、出力増幅器回路Ａｉにおけるそれぞれ導
通されるビットの確実な認識を保証するために十分であ
る。このビットは次いで評価段階（図３中のｐｈ）の終
了時に出力増幅器回路Ａｉからクロックアウトされ得る
。
【図１】広帯域信号結合装置の概要図。
【図２】本発明によるその回路技術的実現の詳細図。
【図３】そのなかの結合フィールド導通クロックを示す
図。
図。
【符号の説明】
Ａｉ 出力増幅器回路
ＤＸ 行デコーダ
ＤＹ 列デコーダ
Ｅｊ 入力ドライバ回路
ｅ１〜ｓｊ 入力線
Ｈｉｊ 保持メモリセル
Ｋｉｊ 結合要素
ＫＰ１１〜ＫＰｍｎ 結合点
ｐｖ 予充電段階
ｐｈ 評価段階
ＲｅｇＸ、ＲｅｇＹ 入力レジスタｓ１〜ｓｎ
列線 ＴＧｊ 転送ゲート Ｔｎｅ 入力トランジスタ Ｔｎｋ スイッチ‐トランジスタＴｎｓ
ｎチャネル直列トランジスタＴｐｉ、Ｔｐｊ 予
充電トランジスタＵｒｅｆ 参照電位源 ＵＤＤ 予充電電位源 ｘ１〜ｘｍ、ｙ１〜ｙｎ…駆動線 ｚ１〜ｚｍ…行線
列線 ＴＧｊ 転送ゲート Ｔｎｅ 入力トランジスタ Ｔｎｋ スイッチ‐トランジスタＴｎｓ
ｎチャネル直列トランジスタＴｐｉ、Ｔｐｊ 予
充電トランジスタＵｒｅｆ 参照電位源 ＵＤＤ 予充電電位源 ｘ１〜ｘｍ、ｙ１〜ｙｎ…駆動線 ｚ１〜ｚｍ…行線
Claims (3)
- 【請求項１】 ＦＥＴ技術による結合点マトリックス
を有する広帯域信号結合装置であって、その入力端（ｅ
ｊ−ｓｊ）にそれぞれ入力ドライバ回路（Ｅｊ）が設け
ら、その出力端（ｚｉ−ａｉ）にそれぞれ出力増幅器回
路（Ａｊ）が設けられており、それぞれ保持メモリセル
（Ｈｉｊ）により制御される結合要素（Ｋｉｊ）がそれ
ぞれ、制御電極に導通または阻止信号を与えられるスイ
ッチトランジスタ（Ｔｎｋ）と、制御電極で付属のマト
リックス入力線（ｓｊ）に接続されている入力トランジ
スタ（Ｔｎｅ）との直列回路により形成されており、こ
の直列回路が、一方のトランジスタ（ＴｎｋまたはＴｎ
ｅ）の直列回路と反対側の主電極で付属のマトリックス
出力線（ｚｉ）に接続されており、マトリックス出力線
（ｚｉ）が、ビット導通時間スパンを予充電段階（ｐｖ
）および評価段階（ｐｈ）に分割する結合フィールド駆
動クロックのクロック信号線（Ｔ）にその制御入力端で
接続されている予充電トランジスタ（Ｔｐｉ）を介して
、予充電電位源（ＵＤＤ）と接続されており、その際に
各予充電段階（ｐｖ）で入力トランジスタ（Ｔｎｅ）が
阻止され、またマトリックス出力線（ｚｉ）が予充電さ
れるように構成されている広帯域信号結合装置において
、それぞれマトリックス出力線（ｚｉ）と出力増幅器回
路（Ａｊ）との間に、出力増幅器回路（Ａｉ）の入力端
に接続されている予充電トランジスタ（Ｔｐｉ）と一緒
に電荷転送回路を形成し、またその制御電極で参照電位
源（Ｕｒｅｆ）に接続されているｎチャネル直列トラン
ジスタ（Ｔｎｓ）が挿入されていることを特徴とする広
帯域信号結合装置。 - 【請求項２】 参照電位源（Ｕｒｅｆ）がコンデンサ
（ＣＢｌｏｃｋ）により接地点に対してブロックされて
いることを特徴とする請求項１記載の広帯域信号結合装
置。 - 【請求項３】 マトリックス入力線（ｓｊ）の前に接
続されている入力ドライバ回路（Ｅｊ）の入力端に設け
られている予充電トランジスタ（Ｔｐｊ）もその制御電
極で予充電段階‐評価段階‐クロック信号線（Ｔ）に接
続されており、それにより同時に、入力ドライバ回路（
Ｅｊ）の前に接続されているトランスファゲート（ＴＧ
ｊ）も制御されることを特徴とする請求項１または２記
載の広帯域信号結合装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| AT90118489.5 | 1990-09-26 | ||
| EP90118489A EP0477403B1 (de) | 1990-09-26 | 1990-09-26 | Breitbandsignal-Koppeleinrichtung mit Ladungstransferschaltung in den Ausgangsleitungen |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04259191A true JPH04259191A (ja) | 1992-09-14 |
Family
ID=8204515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3268786A Withdrawn JPH04259191A (ja) | 1990-09-26 | 1991-09-20 | 広帯域信号結合装置 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US5214424A (ja) |
| EP (1) | EP0477403B1 (ja) |
| JP (1) | JPH04259191A (ja) |
| AT (1) | ATE117498T1 (ja) |
| CA (1) | CA2052157A1 (ja) |
| DE (1) | DE59008319D1 (ja) |
| HU (1) | HU212223B (ja) |
| LU (1) | LU87902A1 (ja) |
| RU (1) | RU2103841C1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010193443A (ja) * | 2009-02-13 | 2010-09-02 | Regents Of The Univ Of Michigan | クロスバー回路およびそのようなクロスバー回路の動作方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2300330B (en) * | 1995-04-28 | 1999-11-03 | Northern Telecom Ltd | Crosspoint matrix switch arrangement |
| US5760603A (en) * | 1996-10-10 | 1998-06-02 | Xilinx, Inc. | High speed PLD "AND" array with separate nonvolatile memory |
| FR2969871B1 (fr) * | 2010-12-23 | 2013-02-08 | Alstom Transport Sa | Dispositif de commutation electrique, notamment pour la commutation de forts courants electriques |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4577190A (en) * | 1983-04-11 | 1986-03-18 | At&T Bell Laboratories | Programmed logic array with auxiliary pull-up means to increase precharging speed |
| LU86790A1 (de) * | 1986-09-17 | 1987-07-24 | Siemens Ag | Breitbandsignal-koppeleinrichtung |
| EP0354252B1 (de) * | 1988-08-08 | 1993-12-01 | Siemens Aktiengesellschaft | Breitbandsignal-Koppeleinrichtung |
| ATE98078T1 (de) * | 1988-08-08 | 1993-12-15 | Siemens Ag | Breitbandsignal-koppeleinrichtung. |
| DE58906174D1 (de) * | 1989-03-31 | 1993-12-16 | Siemens Ag | Breitbandsignal-Koppeleinrichtung. |
| US5121111A (en) * | 1990-07-13 | 1992-06-09 | Siemens Aktiengesellschaft | Broadband signal switching network with respective threshold-value holding feedback member |
-
1990
- 1990-09-26 EP EP90118489A patent/EP0477403B1/de not_active Expired - Lifetime
- 1990-09-26 DE DE59008319T patent/DE59008319D1/de not_active Expired - Fee Related
- 1990-09-26 AT AT90118489T patent/ATE117498T1/de not_active IP Right Cessation
-
1991
- 1991-03-06 LU LU87902A patent/LU87902A1/de unknown
- 1991-09-16 US US07/760,492 patent/US5214424A/en not_active Expired - Fee Related
- 1991-09-20 JP JP3268786A patent/JPH04259191A/ja not_active Withdrawn
- 1991-09-24 CA CA002052157A patent/CA2052157A1/en not_active Abandoned
- 1991-09-25 HU HU913066A patent/HU212223B/hu not_active IP Right Cessation
- 1991-09-25 RU SU5001560A patent/RU2103841C1/ru active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010193443A (ja) * | 2009-02-13 | 2010-09-02 | Regents Of The Univ Of Michigan | クロスバー回路およびそのようなクロスバー回路の動作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CA2052157A1 (en) | 1992-03-27 |
| ATE117498T1 (de) | 1995-02-15 |
| HU913066D0 (en) | 1992-01-28 |
| HU212223B (en) | 1996-04-29 |
| DE59008319D1 (de) | 1995-03-02 |
| RU2103841C1 (ru) | 1998-01-27 |
| US5214424A (en) | 1993-05-25 |
| EP0477403B1 (de) | 1995-01-18 |
| EP0477403A1 (de) | 1992-04-01 |
| LU87902A1 (de) | 1992-01-15 |
| HUT60084A (en) | 1992-07-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5128563A (en) | CMOS bootstrapped output driver method and circuit | |
| US4813020A (en) | Semiconductor device | |
| GB1567858A (en) | Voltage comparators | |
| US5355028A (en) | Lower power CMOS buffer amplifier for use in integrated circuit substrate bias generators | |
| US4788457A (en) | CMOS row decoder circuit for use in row and column addressing | |
| US5644548A (en) | Dynamic random access memory having bipolar and C-MOS transistor | |
| JPS5827915B2 (ja) | リセット回路 | |
| JPH04259191A (ja) | 広帯域信号結合装置 | |
| CA1226908A (en) | Highly sensitive high performance sense amplifiers | |
| US4496850A (en) | Semiconductor circuit for enabling a quick rise of the potential _on the word line for driving a clock signal line | |
| US5539701A (en) | Sense circuit for semiconductor memory devices | |
| JPS5812677B2 (ja) | Ｆｅｔ回路の出力ノ−ドを再充電する回路 | |
| US4379345A (en) | Dynamic read amplifier for metal-oxide-semiconductor memories | |
| JPS5877092A (ja) | メモリの読取り方法 | |
| JPH0241114B2 (ja) | ||
| RU2106755C1 (ru) | Устройство коммутации широкополосных сигналов | |
| JPH02181514A (ja) | 集積化デジタル増幅器およびこれを備える集積回路 | |
| RU2103832C1 (ru) | Устройство коммутации широкополосных сигналов | |
| JP2638252B2 (ja) | 高速バス回路 | |
| US6456545B1 (en) | Method and apparatus for data transmission and reception | |
| JP2871902B2 (ja) | 電流セル回路 | |
| RU2013877C1 (ru) | Устройство связи широкополосных сигналов | |
| JPS6129496A (ja) | 半導体記憶装置 | |
| JP2615113B2 (ja) | キャッシュメモリ | |
| JP2552009B2 (ja) | 半導体メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |