RU2061U1 - Формирователь управляющих кодовых последовательностей - Google Patents

Abstract

1. ФОРМИРОВАТЕЛЬ УПРАВЛЯЮЩИХ КОДОВЫХ ПОСЛЕДОВАТЕЛЬНОСТЕЙ, содержащий генератор импульсов, блок интерфейса, счетчик адреса, первый и второй блоки памяти, счетчик интервалов, первый и второй регистры, блок управления, счетчик циклов и элемент ИЛИ, выход которого соединен с первым управляющим входом блока управления, второй управляющий вход которого соединен с входом сложения счетчика интервалов, первый управляющий выход блока управления соединен со счетным входом счетчика адреса, информационный вход которого соединен с информационными входами первого и второго блоков памяти, информационным входом счетчика циклов и с информационным выходом блока интерфейса, первый и второй выходы управления выборкой которого соединены соответственно с входами записи/чтения первого и второго блоков памяти, адресные входы которых соединены соответственно с выходом счетчика адреса, вход разрешения загрузки которого соединен с первым выходом управления загрузкой блока интерфейса, первый выход начальной установки которого соединен с входами установки в ноль блока управления и счетчика циклов, выходы которого соединены с входами элемента ИЛИ, второй выход управления загрузкой блока интерфейса соединен с входом разрешения загрузки счетчика циклов, счетный вход которого соединен с вторым управляющим выходом блока управления, третий управляющий выход которого соединен с входом разрешения загрузки счетчика интервалов и входом разрешения выборки первого блока памяти, выходные разряды которого с первого по (N - 1)-й соединены соответственно с информационным входом счетчика интервалов, выход переноса которого соединен с син�

Description

Область техники,, к которой относится полезная модель.

Полезная модель относится к импульсной технике и может быть использована в устройствах управления магнито-резонансных томографов..

Уровень техники.

Известен многоканальный формирователь кодовых последовательностей, содержащий генератор тактовых импульсов формирователь адреса, блок памяти, пересчетный блок, блок формирования кодовых сигналов (Авторское свидетельство СССР No 1448393, кл.НОЗК 3/64, 1986).

Недостатками известного устройства являются его сложность и отсутствие возможности управления параметрами формируемых последовательностей.

Наиболее близким по технической сущности к предложенной пролезной модели является многоканальный формирователь управляющих кодовых последовательностей, содержащий генератор тактовнх импульсов, блок интерфейса, счетчик адреса, два блока памяти, счетчик интервалов, два регистра, блок управлений, счетчик циклов и элемент ИЛИ ( Патент СССР No 1839715, кл.НОЗК 3/64, 1993).

Недостатком известного устройства является относительная ненадежность работы устройства за счет ложного срабатывания из-за фронтальных гонок импульсов и недостаточной синхронизации формирования тактовых сеток.

Сущность полезной модели.

Задачей, решаемой предложенной полезной моделью, является формирование управляющих сигналов в виде многоканальных синхронных последовательных кодов.

Техническим результатом предложенной полезной модели является повышение надежности работы формирователя за счет устранения возможности ложного срабатывания и достижения полной синхронизации формирования тактовых сеток.

Указанный технический результат достигается тем, что в формирователь управляющих кодовых последовательностей, содержащий генератор импульсов, блок интрфейса, счетчик.адреса, первый и второй блоки памяти, счетчик интервалов, первый и второй регистры, блок управления, счетчик циклов и элемент ИЛИ, выход которого соединен с первым управляющим входом блока управления, второй управляющий вход которого соединен с входом сложения счетчика интервалов, первый управляющий выход блока управления соединен со счетным входом счетчика адреса, информационный вход которого соединен е информационными входами первого и второго блоков памяти, информационным входом счетчика циклов и с информационным выходом блока интерфейса, первый и второй выходы управления выборкой которого соединены соответственно с входами записи/чтения первого и второго блоков памяти, адресные входы которых соединены соответственно с выходом счетчика адреса, вход разрешения загрузки которого соединен с первым выходом управления загрузкой блока интерфейса, первый выход начальной установки которого соединен с входами установки в ноль блока управления и счетчика циклов, выходы которого соединены с входами элемента ИЛИ, второй выход управления загрузкой блока интерфейса соединен с входом разрешения загрузки счетчика циклов, счетный вход которого соединен со вторым управляющим выходом блока управления, третий управляющий выход которого соединен с входом разрешения загруз. ки счетчика интервалов и входом разрешения выборки превого блока памяти, выходные разряды которого с первого по (Н-1)-й соединены соответственно с информационным входом счетчика интервалов, выход переноса которого соединен с синхровходом второго регистра, группа выходных разрядов которого с первого по М-ый является выходом формирователя, а выходные разряды с (M-f-l)-ro по L-ый второго регистра соединены соответственно с входами разрешения работы счетчика циклов, четвертый управляющий выход блока управления соединен с синхровходом первого регистра и входом разрешения выборки второго блока памяти, выход которого соединен с информационным входом первого регистра, выход которого соединен с информационным входом второго регистра, (1-1-2)-й выходной разряд которого соединен с входом установки в ноль счетчика адреса, дополнительно введены первый и второй делители частоты и элемент И, причем выход генератора импульсов соединен с первым синхровходом блока управления и синхровходом первого делителя частоты, первый выходной разряд которого соединен с первым входом элемента И, второй вход которого соединен с выходом переноса счетчика интервалов, а выход элемента И соединен со вторым синхровходом блока управления, вход сложения счетчика интервалов соединен с входом разрешения работы первого делителя частоты и управляющим выходом второго делителя частоты, синхровход которого соединен с выходом переноса первого делителя частоты, а вход разрешения работы второго делителя частоты соединен с выходом управления началом работы блока интерфейса, первый выход начальной установки которого соединен с входом установки в ноль первого делителя частоты и первым установочным входом второго делителя частоты, второй и третий установочные входы которого соединены соответственно со вторым выходом начальной установки блока интерфейса и (1+1)-м выходным разрядом второго регистра, N-й выходной разряд первого блока памяти соединен с управляющим входом второго делителя частоты, информационный выход которого соединен с синхровходом счетчика интервалов, при этом второй делитель частоты может быть выполнен в виде совокупности триггера.

n-разрядного счетчика, элемента ИЛИ и элемента 2И-ИЛИ, выход которого 55вля8тся частотным выходом делителя частоты, вход разрешения работы которого соединен с входом цстановки в единицу триггера, информационный вход которого соединен с шиной нулевого потенциала, а вход его установки в ноль соединен с входом установки в ноль п-разрядного счетчика и является первым установочным входом делителя частоты, второй и третий установочные входы которого соединены с входами элемента ИЛИ, выход которого соединен с синхровходом триггера, прямой выход которого соединен с входом разрешения работы п-разрядного счетчика и является потенциальным выходом делителя частоты, синхровход которого соединен со счетным входом п-разрядного счетчика и с первым входом элемента 2И-ИЛИ, второй вход которого соединен с его же четвертым инверсным и является управляющим входом делителя частоты, третий вход элемента 2И-ИЛИ соединен с выходом переноса п-разрядного счетчика.

Возможность ложного срабатывания в предложенной полезной модели устраняется с помощью элемента И с соответствующими функциональными связями, а синхронизация формирования тактовых сеток осуществляется введением первого делителя частоты и связи его выхода переноса с синхровходом второго делителя частоты.

Перечень фигур чертежей.

На фиг.1 представлена функциональная схема формирователя управляющих кодовых последовательностей.

На фиг.2 представлен пример выполнения второго делителя частоты. На фиг.З представлен пример выполнения блока управления.

Сведения, подтверждающие возможность осуществления полезной модели.

генератор 1 импульсов, блок 2 интерфейса, первый делитель 3 частоты, счетчик 4 адреса, второй делитель 5 частоты, первый и второй блоки 6, 7 памяти, счетчик 8 интервалов, первый и второй регистры 9, 10, элемент ИИ, блок 12 управления, счетчик 13 циклов и элемент ИЛИИ, причем выход генератора 1 импульсов соединен с синхровходом первого делителя 3 частоты и первым синхровходом блока 12 управления, выход управления началом работы блока 2 интерфейса соединен с входом разрешения работы второго делителя 5 частоты, первый выход начальной установки блока 2 интерфейса соединен с входами установки в ноль первого делителя 3 частоты, блока 12 управления, счетчика 13 циклов и первым установочным входом второго делителя 5 частоты, второй установочный вход которого соединен со вторым выходом начальной установки блока 2 интерфейса, первый и второй выходы управления выборкой которого соединены соответственно с входами записи/чтения блоков 6, 7 памяти, первый выход управления загрузкой блока 2 интерфейса соединен с входом разрешения загрузки счетчика 4 адреса, второй выход управления загрузкой блока 2 интерфейса соединен с входом разрешения загрузки счетчика 13 циклов, информационный выход блока 2 интерфейса соединен с информационными входами счетчика 4 адреса, блоков 6, 7 памяти и счетчика 13 циклов, первый выходной разряд первого делителя 3 частоты соединен с первым входом элемента ИИ, выход которого соединен со вторым синхровходом блока 12 управления, первый управляющий выход которого соединен со счетным входом счетчика 4 адреса, выход которого соединен с адресными входами блоков 6, 7 памяти, второй управляющий выход блока 12 управления соединен со счетным входом счетчика 13 циклов, выход которого соединен с входами элемента ИЛИИ, выход которого соединен с первым управляющим входом блока 12 управления, второй управляющий вход которого соединен с входом сложения счетчика 8 интервалов, входом разрешения работы первого делителя 3 частоты и потенциальным выходом второго делителя 5 частоты, частотный выход которого соединен с синхровходом счетчика 8 .инт.ервалов, выход переноса первого делителя 3 частоты соединен с синхровходом второго делителя 5 частоты, третий управляющий выход блока 12 управления соединен с входом разрешения загрузки счетчика 8 интервалов и входом разрешения выборки блока б памяти, четвертый управляющий выход блока 12 управления соединен с синхровходом первого регистра 9 и входом разрешения выборки блока 7 памяти, выход которого соединен с информационным входом первого регистра 9, выход которого соединен с информационным входом второго регистра 10, синхровход которого соединен со вторым входом элемента ИИ и выходом переноса счетчика 8 интервалов, разрядные выходы с первого по (Н-1)-й блока б памяти соединены соответственно с информационным входом счетчика 8 интервалов, N-ый выходной разряд блока 6 памяти соединен с управляющим входом второго делителя 5 частоты, третий установочный вход которого соединен с (L+1)-M разрядным выходом второго регистра 10, с1+2)-й разрядный выход которого соединен с входом установки в ноль счетчика 4 адреса, L выходных разрядов группы второго регистра 10 соединены соответственно с входами разрешения работы счетчика 13 циклов, а группа из М выходных разрядов второго регистра 10 является выходом формирователя, Второй делитель 5 частоты может быть выполнен в виде совокупности элемента ИЛИ15, триггера 16, п-разрядного счетчика 17 и элемента 2И-ИЛИ18, причем вход установки в единицу триггера 16 является входом разрешения работы второго делителя 5 частоты, первый установочный вход которого соединен с входами установки в ноль триггера 16 и счетчика 17, счетный вход которого соединен с первым входом элемента 2И-ИЛИ18 и является синхровходом второго делителя 5 частоты, второй и третий установочные входы которого соединены с входами элемента ИЛИ15, выход которого соединен с синхровходом триггера 16, информационный вход которого соединен с шиной нулевого потенциала, а прямой выход соединен с входом разрешения работы счетчика 17 и является потенциальным выходом второго делителя 5 частоты, частотный выход которого соединен с выходом элемента 2И-ИЛИ18, второй вход которого соединен с его же четвертым инверсным и является управляющим входом второго делителя 5

частоты, а выход переноса счетчика 17 соединен с третьим входом элемента 2И-ИЛИ18.

Блок 12 управления может быть выполнен аналогично используемому в формирователе, принятом за прототип, и содержать счетчик 19, триггер 20, дешифратор 21 и элемент ИЛЙ22, причем информационный выход счетчика 19 соединен с адресным входом дешифратора 21, вход разрешения работы которого соединен с прямым выходом триггера 20, информационный вход которого соединен с шиной нулевого потенциала, а вход установки в единицу соединен с выходом переполнения счетчика 19, первый управляющий вход блока 12 управления соединен с первым входом элемента ИЛИ22, выход которого является первым управляющим выходом блока 12 управления, первый синхровход которого соединен со счетным входом счетчика 19, вход разрешения работы которого является вторым управляющим входом блока 12 управления, второй синхровход которого соединен с синхровходом триггера 20, вход установки в ноль которого соединен с входом установки в ноль счетчика 19 и является установочным входом блока 12 управления, второй, третий и четвертый выходы которого соединены соответственно с первым, вторым и третьим выходами дешифратора 21, третий выход которого кроме того соединен со вторым входом элемента ИЛИ22.

Формирователь управляющих кодовых последовательностей работает следующим образом.

Программа работы формирователя поступает по внешним линиям DI,A,E в виде кодовых последовательностей и с помощью блока 2 интерфейса заносится в блоки 6, 7 памяти. Таким же образом программируются коэффициенты пересчета счетчика 13 циклов для каждого из L каналов. Перед началом работы сигналом с первого выхода начальной установки блока 2 интерфейса производится начальная установка первого и второго делителей 3, 5 частоты, блока 12 управления и счетчика 13 циклов. Работа формирователя начинается по сигналу, поступа1Ющему с выхода управления началом работы блока 2 интерфейса на вход разрешения работы второго делителя 5 частоты, в результате чего на его потенциальном выходе формируется сигнал, разрешающий работу первого делителя 3 частоты и блока 12 управления. Тактовая частота, поступающая с выхода генератора 1 импульсов на первый синхровход блока 12 управления, преобразуется его счетчиком 19 в параллельный двоичный код, который с помощью дешифратора 21 преобразуется в выходные управляющие сигналы, которые последовательно формируются на управляющих выходах блока 12 управления разнесенными во времени на два тактовых периода. Сигнал на выходе переноса счетчика 19 блока 12 управления изменяет состояние его триггера 20, который блокирует работу дешифратора 21. По окончании текущего интервала сигнал с выхода переноса счетчика 8 интервалов поступает на элемент ИИ, стробируется сигналом с выхода первого разряда первого делителя 3 частоты, поступает на второй синхровход блока 12 управления и, возвращая его триггер 20 в исходное состояние, разрешает работу дешифратора 21. Сигнал с третьего управляющего выхода блока 12 управления поступает на входвыборки блока б памяти, с выхода которого считываются коды длительности интервала, поступающие на информационный вход счетчика 8 интервалов. Сигнал с первого управляющего выхода блока 12 управления поступает на счетный вход счетчика 4 адреса, увеличивая значение его выходного кода на единицу, а сигнал с четвертого управляющего выхода блока 12 управления, поступая на вход выборки блока памяти и синхровход регистра 9 позволя ет считать информацию с выхода блока 7 памяти и записать ее в промежуточный регистр 9, сохраняя в нем до окончания текущего интервала. В зависимости от значения сигнала на выходе N-ro разряда блока б памяти, на частотном выходе второго делителя 3 частоты формируются последовательности импульсов с частотой FBX или FBX/П, где п - разрядность счетчика 17 делителя 5 частоты, что позволяет сократить разрядность блока б памяти и счетчика 8 интервалов. Достижение полной синхронизации обработки информации внутри текущего интервала достигается введением в формирователь первого делителя 3 частоты, сигнал с выхода переноса которого поступает на синхровход

второго делителя 5 частоты, формируя на его частотном выходе сигнал более низкой частоты, что приводит к некоторому увеличению минимального интервала и позволяет надежно провести требуемую обработку информации. По сигналу на выходе переполнекия счетчика 8 интервалов, поступающему на синхровход регистра 10, в него записывается и поступает на выходные шины М, L, L+1 и 1+2 очередные-значения кодов. Для повторения определенной последовательности кодов используется выходной сигнал (L+2)-ro разряда регистра 10, единичное значение которого обнуляет счетчик 4 адреса, из блоков 6, 7 памяти считываются начальные значения и процесс формирования выходных кодов повторяется. Любая выходная кодовая комбинация М может быть повторена с помощью счетчика 13 циклов, содержащего L каналов. Введение в один из каналов синала уровнем логической единицы позволяет повторить данную кодовую последовательность определенное число раз. Работа формирователя может быть остановлена извне с помощью второго выхода начальной установки блока 2 интерфейса или с помощью выходного сигнала (L+l)-ro разряда регистра 10.

Claims (2)

1. ФОРМИРОВАТЕЛЬ УПРАВЛЯЮЩИХ КОДОВЫХ ПОСЛЕДОВАТЕЛЬНОСТЕЙ, содержащий генератор импульсов, блок интерфейса, счетчик адреса, первый и второй блоки памяти, счетчик интервалов, первый и второй регистры, блок управления, счетчик циклов и элемент ИЛИ, выход которого соединен с первым управляющим входом блока управления, второй управляющий вход которого соединен с входом сложения счетчика интервалов, первый управляющий выход блока управления соединен со счетным входом счетчика адреса, информационный вход которого соединен с информационными входами первого и второго блоков памяти, информационным входом счетчика циклов и с информационным выходом блока интерфейса, первый и второй выходы управления выборкой которого соединены соответственно с входами записи/чтения первого и второго блоков памяти, адресные входы которых соединены соответственно с выходом счетчика адреса, вход разрешения загрузки которого соединен с первым выходом управления загрузкой блока интерфейса, первый выход начальной установки которого соединен с входами установки в ноль блока управления и счетчика циклов, выходы которого соединены с входами элемента ИЛИ, второй выход управления загрузкой блока интерфейса соединен с входом разрешения загрузки счетчика циклов, счетный вход которого соединен с вторым управляющим выходом блока управления, третий управляющий выход которого соединен с входом разрешения загрузки счетчика интервалов и входом разрешения выборки первого блока памяти, выходные разряды которого с первого по (N - 1)-й соединены соответственно с информационным входом счетчика интервалов, выход переноса которого соединен с синхровходом второго регистра, группа выходных разрядов которого с первого по M-ый является выходом формирователя, а выходные разряды с (M + 1)-го по L-ый второго регистра соединены соответственно с входами разрешения работы счетчика циклов, четвертый управляющий выход блока управления соединен с синхровходом первого регистра и входом разрешения выборки второго блока памяти, выход которого соединен с информационным входом первого регистра, выход которого соединен с информационным входом второго регистра, (L + 2)-й выходной разряд которого соединен с входом установки в ноль счетчика адреса, отличающийся тем, что в него дополнительно введены первый и второй делители частоты и элемент И, причем выход генератора импульсов соединен с первым синхровходом блока управления и синхровходом первого делителя частоты, первый выходной разряд которого соединен с первым входом элемента И, второй вход которого соединен с выходом переноса счетчика интервалов, а выход элемента И соединен с вторым синхровходом блока управления, вход сложения счетчика интервалов соединен с входом разрешения работы первого делителя частоты и потенциальным выходом второго делителя частоты, синхровход которого соединен с выходом переноса первого делителя частоты, а вход разрешения работы второго делителя частоты соединен с выходом управления началом работы блока интерфейса, первый выход начальной установки которого соединен с входом установки в ноль первого делителя частоты и первым установочным входом второго делителя частоты, второй и третий установочные входы которого соединены соответственно с вторым выходом начальной установки блока интерфейса и (L + 1)-м выходным разрядом второго регистра, N-й выходной разряд первого блока памяти соединен с управляющим входом второго делителя частоты, частотный выход которого соединен с синхровходом счетчика интервалов.

2. Формирователь по п.1, отличающийся тем, что второй делитель частоты содержит триггер, n-разрядный счетчик, элемент ИЛИ и элемент 2И - ИЛИ, причем информационный вход триггера соединен с шиной нулевого потенциала, а его вход установки в единицу является входом разрешения работы делителя частоты, первый установочный вход которого соединен с входом установки в ноль триггера, синхровход которого соединен с выходом элемента ИЛИ, входы которого являются соответственно вторым и третьим установочными входами делителя частоты, потенциальный выход которого соединен с прямым выходом триггера и входом разрешения работы n-разрядного счетчика, вход установки в ноль которого соединен с первым установочным входом делителя частоты, синхровход которого соединен со счетным входом n-разрядного счетчика и с первым входом элемента 2И - ИЛИ, второй вход которого соединен с его же четвертым инверсным и является управляющим входом делителя частоты, частотный выход которого соединен с выходом элемента 2И - ИЛИ, третий вход которого соединен с выходом переноса n-разрядного счетчика.