RU2046357C1

RU2046357C1 - Multiple-level analyzer-recorder of voltage of direct voltage source

Info

Publication number: RU2046357C1
Authority: RU
Inventors: Ю.Г. Андронов; В.Н. Галкин; В.И. Зорин
Original assignee: Научно-производственное объединение автоматики и приборостроения
Priority date: 1991-03-25
Filing date: 1991-03-25
Publication date: 1995-10-20

Abstract

FIELD: control systems measuring devices. SUBSTANCE: device has recording unit, protection unit, voltage scaling circuit, two comparison units, two reference voltage sources, four units of memory registers, four units of two-input AND gates, two units of delay gates, two units of commutators. EFFECT: increased functional capabilities. 3 dwg

Description

Изобретение относится к контрольно-измерительным устройствам систем управления и может быть использовано в телеметрических контролирующих системах автоматики, а также для допускового контроля качества электрической энергии по колебаниям уровня величины напряжения. The invention relates to control and measuring devices of control systems and can be used in telemetry control systems of automation, as well as for tolerance control of the quality of electric energy by fluctuations in the level of voltage.

Известен многоуровневый анализатор выбросов и провалов напряжения, содержащий пороговые элементы, счетчики и элементы И и НЕ, причем первый вход каждого i-го (i<n, где n количество уровней анализатора) элемента И, подключенного выходом к входу соответствующего счетчика, соединен с выходом i-го порогового элемента, а второй вход подключен через соответствующий элемент НЕ к выходу (i+1)-го порогового элемента, выход n-ного порогового элемента соединен с входом n-ного счетчика, дифференциатора,дополнительного порогового элемента и формирователя, соединенного выходом с третьими входами всех элементов И и подключенный входом через последовательно соединенный дополнительный пороговый элемент и дифференциатор по входу анализатора и входами основных пороговых элементов (а.с. СССР N 591781, кл. G 01 R 19/04, 1976). A multilevel surge and voltage dip analyzer is known that contains threshold elements, counters, and AND and NOT elements, the first input of each i-th (i <n, where n is the number of analyzer levels) of the And element connected to the output of the corresponding counter by an output of the ith threshold element, and the second input is connected through the corresponding element NOT to the output of the (i + 1) th threshold element, the output of the nth threshold element is connected to the input of the nth counter, differentiator, additional threshold element and driver, Connections with the output of the third inputs of AND gates and connected in series across the input of a further threshold element coupled to the differentiator and of the analyzer input and the inputs of the basic elements of the threshold (AS USSR N 591781, cl. G 01 R 19/04, 1976).

Недостаток данного устройства заключается в невозможности определения момента времени, в который произошел выброс (провал) напряжения. The disadvantage of this device is the inability to determine the point in time at which a surge (failure) of voltage occurred.

Из известных устройств наиболее близким к предлагаемому является многоуровневый анализатор-регистратор напряжения источника постоянного тока по а. с. СССР N 1290184, кл. G 01 R 19/04, 1985, содержащий регистрирующее устройство, устройство защиты, первое и второе устройства сравнения, первый и второй источники опорного напряжения, делитель напряжения, причем вход устройства защиты соединен с выходом делителя напряжения и неинвертирующими входами первого и второго устройств сравнения, инвертирующие входы которых соединены с выходами первого и второго источников опорного напряжения, а входы делителя напряжения являются входами многоуровневого анализатора-регистратора, четыре регистра памяти, блок инверторов, содержащий 2n+1 элемента, блок двухвходовых элементов ИЛИ, содержащий n+m элементов, и генератор, выход которого соединен с n+m+1-входом регистрирующего устройства, где n число выходов первого источника опорного напряжения, m число выходов второго источника опорного напряжения, и с входами сбросов второго и четвертого регистров памяти, а также через один из 2n+1 элементов блока инверторов с входами сброса первого и третьего регистров памяти, информационные входы первого регистра памяти объединены с одноименными информационными входами второго регистра памяти и через n инверторов блока инверторов подключены к выходам первого устройства сравнения, одноименные информационные входы третьего и четвертого регистров памяти объединены и подключены к выходам второго устройства сравнения, выходы первого регистра памяти соединены с первыми входами элементов ИЛИ блока двухвходовых элементов ИЛИ, к вторым входам которых подключены одноименные выходы второго регистра памяти, а выходы вышеуказанных элементов ИЛИ через n инверторов блока инверторов подключены к n входам регистрирующего устройства, m входов последнего подключены к выходам m элементов ИЛИ блока двухвходовых элементов ИЛИ, первые входы которых соединены с выходами третьего регистра памяти, а вторые с одноименными выходами четвертого регистра памяти. Of the known devices, the closest to the proposed one is a multilevel analyzer-recorder of the voltage of a direct current source in a. from. USSR N 1290184, class G 01 R 19/04, 1985, comprising a recording device, a protection device, first and second comparison devices, first and second voltage reference sources, a voltage divider, the input of the protection device being connected to the output of the voltage divider and non-inverting inputs of the first and second comparison devices, the inverting inputs of which are connected to the outputs of the first and second sources of the reference voltage, and the inputs of the voltage divider are the inputs of a multi-level analyzer-recorder, four memory registers, a block of inverters, containing 2n + 1 elements, a two-input OR block containing n + m elements, and a generator whose output is connected to the n + m + 1 input of the recording device, where n is the number of outputs of the first voltage reference source, m is the number of outputs of the second voltage reference source , and with the reset inputs of the second and fourth memory registers, as well as through one of the 2n + 1 elements of the inverter unit with the reset inputs of the first and third memory registers, the information inputs of the first memory register are combined with the information inputs of the second p the memory register and through n inverters of the inverter block are connected to the outputs of the first comparison device, the same information inputs of the third and fourth memory registers are combined and connected to the outputs of the second comparison device, the outputs of the first memory register are connected to the first inputs of the OR elements of the block of two-input elements OR, to the second inputs which are connected with the same outputs of the second memory register, and the outputs of the above elements OR through n inverters of the inverter unit are connected to n inputs of the registering devices, m inputs of the latter are connected to the outputs of m elements OR of a block of two-input elements OR, the first inputs of which are connected to the outputs of the third memory register, and the second with the outputs of the same name of the fourth memory register.

Устройство по а. с. N 1290184 осуществляет анализ выбросов и провалов напряжения с определением времени, в котором произошел выброс (провал) напряжения, но имеет недостаток, заключающийся в невозможности определить сумму выбросов (провалов) по каждому контролируемому уровню в каждом цикле времени измерения. The device according to a. from. N 1290184 carries out the analysis of voltage spikes and dips with the determination of the time at which the voltage spikes (dip) occurred, but has the disadvantage of being unable to determine the sum of the spikes (dips) for each monitored level in each measurement time cycle.

Целью изобретения является повышение надежности путем многоуровневой регистрации величины напряжения источника постоянного тока, величины и времени возникновения внешних, кондуктивных, импульсных, симметричных, случайных помех (провалов и выбросов напряжения) с определением сумм выбросов (провалов) по каждому контролируемому уровню на низкочастотную систему регистрации. The aim of the invention is to increase reliability by multilevel recording the magnitude of the voltage of a direct current source, the magnitude and time of occurrence of external, conductive, pulsed, symmetrical, random interference (voltage dips and surges) with the determination of the sum of the surges (dips) for each controlled level to a low-frequency recording system.

Цель достигается тем, что в устройство, содержащее регистрирующее устройство, устройство защиты, первое и второе устройства сравнения, первый и второй источники опорного напряжения, генератор, делитель напряжения, причем вход устройства защиты соединен с выходом делителя напряжения и неинвертирующими входами первого и второго устройств сравнения, инвертирующие входы которых соединены с выходами первого и второго источников опорного напряжения, а входы делителя напряжения являются входами многоуровневого анализатора-регистратора, введены первый и второй блоки коммутаторов, содержащие i и j элементов соответственно, блок инверторов, содержащий j+1 элемент, первый и второй блоки n-разрядных регистров памяти, содержащие по i элементов, третий и четвертый блоки m-разрядных регистров памяти, содержащие по j элементов, первый блок счетчиков, содержащий j элементов, второй блок счетчиков, содержащий j элементов, первый и второй блоки двухвходовых элементов И, содержащие по i элементов, третий и четвертый блоки двухвходовых элементов И, содержащее по j элементов, первый и второй блоки элементов задержки, содержащие i и j элементов соответственно, вход j-го элемента задержки соединен с выходом j-го элемента блока инверторов и счетным входом j-го элемента второго блока счетчиков, а выход j-го элемента второго блока задержки соединен с первыми входами j-го элемента третьего и четвертого блоков двухвходовых элементов И, вторые входы j-тых элементов третьего блока двухвходовых элементов И соединены с входом j+1 элементом блока инверторов, выходом генератора и вторыми входами i-тых элементов первого блока двухвходовых элементов И, первые входы i-го элементов первого и второго блока двухвходовых элементов И соединены с выходом i-го элемента первого блока элементов задержки, вход i-го элемента которого соединен с i-тым выходом первого устройства сравнения и счетным входом i-го элемента первого блока счетчиков, n-й выход j-го элемента первого блока счетчиков соединен с n-м информационным входом i-го элемента первого и второго блоков регистров памяти, вход запись/выдача i-го элемента первого блока регистров памяти соединен с выходом i-го элемента первого блока двухвходовых элементов И, вход запись/выдача i-го элемента второго блока регистров памяти соединен с выходом i-го элемента второго блока двухвходовых элементов И, n-й выход i-го элемента первого блока регистров памяти соединен с n-м входом первой группы входов i-го элемента первого блока коммутаторов, n-й выход i-го элемента второго блока регистров памяти соединен с n-м входом второй группы входов i-го элемента первого блока коммутаторов, n-й выход i-го элемента первого блока коммутаторов соединен с соответствующим входом i ˙ n-группы входов регистрирующего устройства, i ˙ n+j ˙ m+1 вход регистрирующего устройства соединен с управляющим входом i-го и j-го элемента первого и второго блоков коммутаторов, выходом j+1-го элемента блока инверторов и вторыми входами i-тых элементов второго блока двухвходовых элементов И и вторыми входами j-тых элементов четвертого блока двухвходовых элементов И, выход j-го элемента третьего блока двухвходовых элементов И соединен с входом запись/выдача j-того регистра памяти третьего блока регистров памяти, выход j-того элемента четвертого блока двухвходовых элементов И соединен с входом запись/выдача j-того элемента четвертого блока регистров памяти, m-й выход i-того элемента второго блока счетчиков соединен с m-ными входами j-того элемента третьего и четвертого блоков регистров памяти, m-й выход j-того элемента третьего блока регистров памяти соединен с m-ным входом первой группы входов j-того элемента второго блока коммутаторов, m-й выход j-того элемента четвертого блока регистров памяти соединен с m-ным входом второй группы входов j-того элемента второго блока коммутаторов, m-й выход j-того элемента второго блока коммутаторов соединен с соответствующим входом j ˙ m группы входов регистрирующего устройства. The goal is achieved by the fact that in the device containing the recording device, the protection device, the first and second comparison devices, the first and second sources of reference voltage, a generator, a voltage divider, and the input of the protection device is connected to the output of the voltage divider and non-inverting inputs of the first and second comparison devices the inverting inputs of which are connected to the outputs of the first and second sources of the reference voltage, and the inputs of the voltage divider are inputs of a multilevel analyzer-recorder the first and second blocks of switches containing i and j elements, respectively, the inverter block containing j + 1 element, the first and second blocks of n-bit memory registers containing i elements each, the third and fourth blocks of m-bit memory registers containing j elements, the first block of counters containing j elements, the second block of counters containing j elements, the first and second blocks of two-input elements And, containing i elements, the third and fourth blocks of two-input elements And, containing j elements, the first and second blocks and delay elements containing i and j elements, respectively, the input of the jth delay element is connected to the output of the jth element of the inverter unit and the counting input of the jth element of the second block of counters, and the output of the jth element of the second delay block is connected to the first inputs of the j-th element of the third and fourth blocks of two-input elements And, the second inputs of the j-th elements of the third block of two-input elements And are connected to the input j + 1 element of the block of inverters, the output of the generator and the second inputs of the i-th elements of the first block of two-input elements And, the first inputs of the i-th element of the first and second block of two-input elements And are connected to the output of the i-th element of the first block of delay elements, the input of the i-th element of which is connected to the i-th output of the first comparison device and the counting input of the i-th element of the first block of counters, the nth output of the jth element of the first block of counters is connected to the nth information input of the i-th element of the first and second blocks of memory registers, the input record / output of the i-th element of the first block of memory registers is connected to the output of the i-th element of the first two-input block x elements And, the input record / output of the i-th element of the second block of memory registers is connected to the output of the i-th element of the second block of two-input elements And, the nth output of the i-th element of the first block of memory registers is connected to the nth input of the first group of inputs of the i-th element of the first block of switches, the nth output of the i-th element of the second block of memory registers is connected to the nth input of the second group of inputs of the i-th element of the first block of switches, the n-th output of the i-th element of the first block of switches is connected to the corresponding input i ˙ n-group of inputs registering at triples, i ˙ n + j ˙ m + 1, the input of the recording device is connected to the control input of the i-th and j-th elements of the first and second blocks of switches, the output of the j + 1-th element of the block of inverters and the second inputs of the i-th elements of the second block two-input elements And and the second inputs of the j-th elements of the fourth block of two-input elements And, the output of the j-th element of the third block of two-input elements And is connected to the input record / output of the j-th memory register of the third block of memory registers, the output of the j -th element of the fourth block of two-input elements and with the record / output of the j-th element of the fourth block of memory registers is dined with the input, the m-th output of the i-th element of the second block of counters is connected to the m-th inputs of the j-th element of the third and fourth blocks of memory registers, the m-th output of the j-th element of the third block of memory registers is connected to the mth input of the first group of inputs of the jth element of the second block of switches, the mth output of the jth element of the fourth block of memory registers is connected to the mth input of the second group of inputs of the jth element of the second block of switches , mth output of the jth element of the second block switches connected to the corresponding input j ˙ m group of inputs of the recording device.

Сравнение заявляемого технического решения с прототипом позволило установить соответствие его критерию "новизна". При изучении других технических решений в данной области техники признаки, отличающие заявляемое изобретение от прототипа, не были выявлены, поэтому они обеспечивают заявляемому техническому решению соответствующие критерию "существенные отличия". Comparison of the claimed technical solution with the prototype made it possible to establish compliance with its criterion of "novelty." When studying other technical solutions in this technical field, the features that distinguish the claimed invention from the prototype were not identified, therefore, they provide the claimed technical solution that meets the criterion of "significant differences".

На фиг.1, 2 изображена структурная схема многоуровневого анализатора-регистратора для контроля i уровней, превышающих номинальное значение напряжения и j уровней, меньших номинального значения. Figure 1, 2 shows a structural diagram of a multilevel analyzer-recorder for monitoring i levels exceeding the nominal voltage value and j levels less than the nominal value.

Устройство содержит регистрирующее устройство 1, устройство 2 защиты, делитель 3 напряжения, первое устройство 4 сравнения, второе устройство 5 сравнения, первый источник 6 опорного напряжения, второй источник 7 опорного напряжения, генератор 8, блок 9 инверторов, первый блок 10 счетчиков, второй блок 11 счетчиков, первый блок 12 регистров памяти, второй блок 13 регистров памяти, третий блок 14 регистров памяти, четвертый блок 15 регистров памяти, первый блок 16 элементов И, второй блок 17 элементов И, третий блок 18 элементов И, четвертый блок 19 элементов И, первый блок 20 элементов задержки, второй блок 21 элементов задержки, первый блок 22 коммутаторов, второй блок 23 коммутаторов, i ˙ n+j ˙ m+1 вход регистрирующего устройства соединен с выходом j+1 элемента блока 9 инверторов, с управляющими входами элементов первого 21, второго 22 блоков коммутаторов и с вторыми входами элементов И второго 17 и четвертого 19 блоков двухвходовых элементов И. Вход устройства 2 защиты соединен с выходом делителя 3 напряжения и неинвертирующими входами первого 4 и второго 5 устройств сравнения, инвертирующие входы которых соединены с выходами первого 6 и второго 7 источников опорного напряжения. Выход генератора 8 соединен с входом j+1 инвертора блока инверторов 9 и с вторыми входами элементов И первого 16 и третьего 18 блоков элементов И. Выход j+1 инвертора блока инверторов соединен с вторыми входами элементов И второго 17 и четвертого 19 блоков элементов И, с управляющим входом коммутаторов первого 22 и второго 23 блоков коммутаторов и с i ˙ n+ + j ˙ m+1 входом регистрирующего устройства 1. i-й выход первого устройства 4 сравнения соединен со счетным входом i-го счетчика блока 10 счетчиков и через i-й элемент задержки первого блока элементов 20 задержки с первыми входами i-х элементов первого 16 и второго 17 блоков элементов И 1. The device comprises a recording device 1, a protection device 2, a voltage divider 3, a first comparison device 4, a second comparison device 5, a first reference voltage source 6, a second reference voltage source 7, a generator 8, an inverter unit 9, a first counter unit 10, a second unit 11 counters, the first block 12 memory registers, the second block 13 memory registers, the third block 14 memory registers, the fourth block 15 memory registers, the first block of 16 AND elements, the second block of 17 AND elements, the third block of 18 AND elements, the fourth block of 19 elements And, the first block of delay elements 20, the second block of delay elements 21, the first block of 22 switches, the second block of 23 switches, i ˙ n + j ˙ m + 1 the input of the recording device is connected to the output j + 1 of the element of block 9 inverters, with control inputs elements of the first 21, second 22 blocks of switches and with the second inputs of the elements And the second 17 and fourth 19 blocks of two-input elements I. The input of the protection device 2 is connected to the output of the voltage divider 3 and non-inverting inputs of the first 4 and second 5 comparison devices, the inverting inputs of which oedineny with outputs of the first 6 and second reference voltage sources 7. The output of the generator 8 is connected to the input j + 1 of the inverter of the block of inverters 9 and to the second inputs of the elements And the first 16 and third 18 blocks of elements I. The output j + 1 of the inverter of the block of inverters is connected to the second inputs of the elements 17 of the second 17 and fourth 19 blocks of And with the control input of the switches of the first 22 and second 23 blocks of switches and with i ˙ n + + j ˙ m + 1 the input of the recording device 1. The i-th output of the first comparison device 4 is connected to the counting input of the i-th counter of block 10 counters and through i- th delay element of the first block of elements 20 zade buckle to the first inputs i-th elements of the first 16 and second 17 elements AND blocks 1.

j-й выход второго устройства 5 сравнения соединен с входом j-го инвертора блока 9 инверторов. Выход j-го инвертора блока 9 инверторов соединен со счетным входом j-го счетчика второго блока счетчиков 11 и через j-тый элемент задержки второго блока 21 элементов задержки с первыми входами j-тых элементов И третьего 18 и четвертого 19 блоков элементов И. Выход i-го элемента И первого блока 16 элементов И соединен с входом управления записью i-го регистра памяти первого блока 12 регистров памяти. Выход i-го элемента И второго блока 17 элементов И соединен с входом управления записью i-го регистра памяти второго блока 13 регистров памяти. The jth output of the second comparison device 5 is connected to the input of the jth inverter of the inverter unit 9. The output of the j-th inverter of block 9 inverters is connected to the counting input of the j-th counter of the second block of counters 11 and through the j-th delay element of the second block of 21 delay elements with the first inputs of the j-th elements And the third 18 and fourth 19 blocks of elements I. The output of the i-th element And the first block of 16 elements And is connected to the recording control input of the i-th memory register of the first block 12 memory registers. The output of the i-th element And the second block of 17 elements And is connected to the recording control input of the i-th memory register of the second block 13 of the memory registers.

Выход j-го элемента И третьего блока 18 элементов И соединен с входом управления записью j-го регистра памяти третьего 14 блока регистров памяти. Выход j-го элемента И четвертого блока 19 элементов И соединен с входом управления записью j-го регистра памяти четвертого блока 15 регистров памяти. N-й выход i-го счетчика первого блока 10 счетчиков соединен с n-м входом i-го регистров памяти первого 12 и второго 13 блоков регистров памяти. The output of the j-th element And the third block of 18 elements And is connected to the input of the recording control of the j-th memory register of the third 14 block of memory registers. The output of the j-th element And the fourth block of 19 elements And is connected to the recording control input of the j-th memory register of the fourth block 15 of the memory registers. The nth output of the ith counter of the first block of 10 counters is connected to the nth input of the ith memory registers of the first 12 and second 13 memory register blocks.

М-й выход j-го счетчика второго блока 11 счетчиков соединен с n-м входом i-го регистра памяти третьего 14 и четвертого 15 блоков регистра памяти. The mth output of the jth counter of the second block 11 of the counters is connected to the nth input of the i-th memory register of the third 14 and fourth 15 blocks of the memory register.

N-е выходы i-х регистров памяти первого 12 и второго 13 блоков регистров памяти соединены через i-й коммутатор первого блока компараторов 22 с i ˙ n-м входом регистрирующего устройства. N-th outputs of the i-th memory registers of the first 12 and second 13 blocks of memory registers are connected through the i-th switch of the first block of comparators 22 with the i ˙ n-th input of the recording device.

М-е выходы j-тых регистров памяти третьего 14 и четвертого 15 блоков регистров памяти соединены через j-й коммутатор второго блока коммутаторов 23 с j ˙ m-м входом регистрирующего устройства. The mth outputs of the j-th memory registers of the third 14 and fourth 15 blocks of memory registers are connected through the j-th switch of the second block of switches 23 with the j ˙ m-th input of the recording device.

На фиг. 3 приведены временные диаграммы записи на регистраторе (U_вых; 1,5U_н; 1,1U_н; 0,7U_н), контролируемого напряжения U_вх для случая контроля номинального напряжения U_н(2,0U_н ≥ U_вх ≥ 0).In FIG. 3 shows the time recording on the recorder chart (U _O; 1,5U _n; 1,1U _n; 0,7U _n), the measured voltage U _Rin for a nominal voltage U _N control case (2,0U _n ≥ _Rin ≥ U 0).

Устройство работает следующим образом. The device operates as follows.

Контролируемое напряжение через делитель 3 поступает на неинвертирующие (+) входы первого 4 и второго 5 устройств сравнения, где оно непрерывно сравнивается с опорными напряжениями, поступающими на инвертирующие (-) входы устройств сравнения от первого 6 и второго 7 источников опорных напряжений. Результаты сравнения в виде логических уровней "1" и "0" поступают на счетчики 10, 11 и элементы 20, 21 задержки, причем с устройства 4 результаты сравнения поступают на входы первого блока 10 счетчиков и первого блока 20 элементов задержки, а с устройства 5 результаты сравнения поступают на входы второго блока 11 счетчиков и второго блока 21 элементов задержки через блок инверторов 9. Счетчики 10 и 11 подсчитывают количество импульсов, поступающих на вход счетчиков по каждому контролируемому уровню. Делитель 3 напряжения предназначен для согласования входных напряжений устройств 4 и 5 с контролируемыми напряжениями U_вх. Устройство защиты служит для защиты входов устройств 4 и 5 от перегрузок.The controlled voltage through the divider 3 is supplied to the non-inverting (+) inputs of the first 4 and second 5 comparison devices, where it is continuously compared with the reference voltages supplied to the inverting (-) inputs of the comparison devices from the first 6 and second 7 reference voltage sources. The comparison results in the form of logical levels "1" and "0" are sent to counters 10, 11 and delay elements 20, 21, and from device 4, the comparison results are sent to the inputs of the first block 10 of counters and the first block of 20 delay elements, and from device 5 the comparison results go to the inputs of the second block 11 of the counters and the second block 21 of delay elements through the block of inverters 9. Counters 10 and 11 count the number of pulses received at the input of the counters for each controlled level. The voltage divider 3 is designed to match the input voltages of devices 4 and 5 with controlled voltages U _I. The protection device serves to protect the inputs of devices 4 and 5 from overloads.

Число подсчитанных импульсов по каждому контролируемому уровню с первого блока 10 счетчиков поступает на информационные входы первого 12 и второго 13 блоков регистров памяти, а с второго блока 11 счетчиков поступает на информационные входы третьего 14 и четвертого 15 блоков регистров памяти. Генератор 8 выдает прямые управляющие сигналы на первый 16 и третий 18 блоки двухвходовых элементов И, а также на j+1 инвертор блока 9. The number of counted pulses for each controlled level from the first block of 10 counters goes to the information inputs of the first 12 and second 13 blocks of memory registers, and from the second block of 11 counters goes to the information inputs of the third 14 and fourth 15 blocks of memory registers. Generator 8 gives direct control signals to the first 16 and third 18 blocks of two-input elements And, as well as to j + 1 inverter of block 9.

С j+1 инвертора блока 9 инвертированные управляющие сигналы поступают на второй 17 и четвертый 19 блоки двухвходовых элементов И, первый 22 и второй 23 блоки коммутаторов и i ˙ n +j ˙ m регистрирующий вход. Блоки 16-19 двухвходовых элементов И формируют сигналы "Зап/выд", по которым информация или записываются в регистры памяти 12-15 со счетчиков 10 и 11, или выдается с них на коммутаторы 22 и 23, причем считывание информации из первого блока 10 счетчиков в блоки регистров 12 и 13 памяти происходит в разные моменты времени поочередно, то в блок 12, то в блок 13. Аналогично считывается информация из второго блока 11 счетчиков. Элементы 20 и 21 задержки необходимы для того, чтобы не происходила запись информации из счетчиков 10 и 11 в регистры памяти 12-15 во время смены информации в счетчиках. Информация с регистров 12, 13 памяти поступает на информационные входы регистрирующего устройства 1 через блок 22 коммутаторов. По управляющим сигналам, поступающим с j+1 инвертора блока 9, коммутаторы поочереди подключают регистры 12, 13 памяти к регистрирующей системе 1, причем, когда в регистре 12 памяти происходит запись информации со счетчиков 10, регистр 13 памяти подключен через коммутатор 22 к регистрирующему устройству, и наоборот. Аналогично работает блок коммутаторов 23. From j + 1 of the inverter of block 9, inverted control signals are supplied to the second 17 and fourth 19 blocks of two-input elements And, the first 22 and second 23 blocks of switches and i ˙ n + j ˙ m recording input. Blocks 16-19 of two-input elements And generate signals "Zap / vyd", by which information is either written to memory registers 12-15 from counters 10 and 11, or issued from them to switches 22 and 23, and the reading of information from the first block 10 of counters in blocks of registers 12 and 13 of the memory occurs at different points in time, then in block 12, then in block 13. Similarly, information is read from the second block 11 of the counters. The delay elements 20 and 21 are necessary so that information from the counters 10 and 11 is not recorded in the memory registers 12-15 during the change of information in the counters. Information from the registers 12, 13 of the memory is fed to the information inputs of the recording device 1 through the block 22 of the switches. According to the control signals received from j + 1 of the inverter of block 9, the switches alternately connect the memory registers 12, 13 to the recording system 1, and when the information from the counters 10 is recorded in the memory register 12, the memory register 13 is connected through the switch 22 to the recording device , and vice versa. The block of switches 23 works similarly.

Таким образом, в течение времени, равного длительности прямого или равного ему инверсного управляющего сигнала с генератора 8, происходит запись информации в регистрирующую систему. По зарегистрированной информации можно судить о качестве электрической энергии, величине, времени возникновения и количестве помех. Thus, during a time equal to the duration of the direct or equal inverse control signal from the generator 8, information is recorded in the recording system. According to the registered information, one can judge the quality of electric energy, the magnitude, time of occurrence and amount of interference.

Claims

MULTI-LEVEL ANALYZER-RECORDER OF VOLTAGE OF A DC SOURCE, comprising a recording unit, a protection unit, two comparison units, two reference voltage sources, a generator, a voltage divider, an inverter unit, four memory register blocks, the inputs of the voltage divider connected to the inputs of the analyzer-recorder, and its output with the input of the protection unit and with non-inverting inputs of the first and second comparison units, the inverting inputs of which are connected respectively to the ith and jth outputs of the first and second sources of op voltage, the output of the generator is connected to the input of one of j + 1 elements of the inverter unit, characterized in that, in order to expand the functionality by limiting the determination of the sum of voltage spikes (dips) for each controlled level in each time measurement cycle, it is introduced two blocks of switches containing i and j elements, respectively, two blocks of counters containing i and j elements, respectively, four blocks of two-input elements And, the first and second of which contain i elements, one-third and the fourth of j elements, two blocks of delay elements containing i and j elements, respectively, the first and second blocks of memory registers contain i n-bit elements, respectively, the third and fourth blocks of memory registers contain j m-bit elements, the outputs of the first comparison block are connected with the counting inputs of the corresponding elements of the first block of counters directly and through the corresponding element of the first block of delay elements with the first inputs of the elements of the first and second blocks of two-input elements And, second e inputs of the elements of the first block of two-input elements And are connected to the second inputs of the elements of the third block of two-input elements And and the output of the generator, the second inputs of the elements of the second block of two-input elements And are connected to the second inputs of the elements of the fourth block of two-input elements And, with the output (j + 1) - -th element of the inverter block, with the control inputs of the switch blocks and with the (i · n + j · m + 1) -th input of the recording block, the first group of i · n inputs of which are connected to the corresponding outputs of the elements of the first comm block tators, the second group of j · m inputs of which are connected to the corresponding outputs of the elements of the second block of switches, the first groups of m inputs of each element of which are connected respectively to the outputs of the elements of the third block of memory registers, the second groups of m inputs, respectively, with the outputs of the elements of the fourth block of memory registers n inputs of each element of the first block of switches are connected respectively with outputs of elements of the first block of memory registers, the second group of n inputs respectively with outputs of electronic cops of the second block of memory registers, n information inputs of each of the elements of which are connected respectively with n information inputs of each of the elements of the first block of memory registers and the outputs of the corresponding element of the first block of counters, the “Reset” inputs of which, as well as the “Reset” inputs of the elements of the second counter block and elements of blocks of memory registers are combined and connected to the bus "Reset", m information inputs of each of the elements of the third block of memory registers are connected respectively with m information input Ami each of the elements of the fourth block of memory registers and the corresponding outputs of the elements of the second block of counters, the inputs "record-output" of each of the elements of the four blocks of memory registers are connected to the outputs of the corresponding elements of the four blocks of two-input elements AND, the first inputs of the elements of the third block with the first inputs of the corresponding elements the fourth block and through the corresponding elements of the delay block with the counting inputs of the elements of the second block of counters and with the outputs of the corresponding elements of the inverter block tori whose inputs are connected to the corresponding outputs of the second comparison unit.