RU2022343C1

RU2022343C1 - Storage protective device

Info

Publication number: RU2022343C1
Authority: RU
Inventors: С.В. Трунков
Original assignee: Серпуховское высшее военное командно-инженерное училище ракетных войск им.Ленинского комсомола
Priority date: 1990-08-01
Filing date: 1990-08-01
Publication date: 1994-10-30

Abstract

FIELD: computer engineering. SUBSTANCE: device has boundary registers 1,2, address counter 3, group of AND gates 4, comparison circuits 5-8, NAND gates 9,10, AND gates 11, 12, and OR gates 13-15. EFFECT: enlarged functional capabilities of device due to separation of stack region from remaining storage during write and read modes. 1 dwg

Description

Изобретение относится к вычислительной технике и может быть использовано для аппаратной поддержки языка программирования ФОРТ и механизма прерываний программ с высоким значением показателя глубины прерываний, а также при моделировании процессора стековой организации на универсальных ЭВМ. The invention relates to computer technology and can be used for hardware support of the FORT programming language and the interrupt mechanism of programs with a high value of the interrupt depth indicator, as well as when modeling the processor of a stack organization on universal computers.

Известно устройство с магазинной адресацией [1], предназначенное для организации буферной памяти с целью повышения быстродействия ЭВМ и содержащее счетчик адреса и два элемента задержки. A device with store addressing [1] is known, intended for organizing buffer memory in order to improve computer performance and containing an address counter and two delay elements.

Наиболее близким к предлагаемому устройству по сущности и техническому решению является устройство защиты стековой памяти [2], предназначенное для повышения быстродействия при обращении в защищаемую зону стековой памяти и содержащее два регистра, счетчик адреса, две схемы сравнения. The closest to the proposed device in essence and technical solution is the stack memory protection device [2], designed to improve performance when accessing the protected area of the stack memory and contains two registers, an address counter, two comparison schemes.

Недостатком данного устройства являются ограниченные функциональные возможности, что исключает его использование для организации стековой обработки в заданном месте ОП, а также для разграничения области стека и всей остальной ОП по доступу при записи или чтении. The disadvantage of this device is its limited functionality, which excludes its use for organizing stack processing at a given location in the OP, as well as for delimiting the stack area and the rest of the OP by access when writing or reading.

Цель изобретения - расширение функциональных возможностей устройства за счет организации стековой обработки в заданном месте ОП, а также разграничения области стека и всей остальной ОП по доступу при записи или чтении. The purpose of the invention is the expansion of the functionality of the device due to the organization of stack processing in a given location of the OP, as well as the demarcation of the stack area and the rest of the OP access by writing or reading.

Цель достигается тем, что в устройство, содержащее два регистра, счетчик адреса и две схемы сравнения, причем первая и вторая группы информационных входов устройства соединены с группами информационных входов соответственно регистров верхней и нижней границ, группы информационных выходов которых подключены к первым группам информационных входов соответственно первой и второй схем сравнения, вторые группы информационных входов которых соединены с группой информационных выходов счетчика адреса, введены группа элементов И, две схемы сравнения, два элемента И-НЕ, два элемента И, три элемента ИЛИ и два элемента задержки, причем первая группа информационных входов устройства соединена с группой информационных входов счетчика адреса, группа информационных выходов которого подключена к первым входам элементов И группы, выходы которых являются группой информационных выходов устройства, группы информационных выходов регистров верхней и нижней границ соединены с первыми группами информационных входов соответственно третьей и четвертой схем сравнения, вторые группы информационных входов которых одновременно являются третьей группой информационных входов устройства, а выходы подключены соответственно к первым и вторым входам соответственно первого и второго элементов И-НЕ, выходы которых соединены с первыми входами соответственно первого и второго элементов И, вторые входы которых являются соответственно входами чтения из ОП и записи в ОП устройства, выходы первого и второго элементов И подключены к первым входам соответственно первого и второго элементов ИЛИ, выходы которых являются соответственно выходами управления чтением из ОП и записью в ОП устройства, управляющий вход чтения из стека устройства соединен с управляющим входом первой схемы сравнения, первый выход которой является выходом нарушения границ стека по чтению, второй выход первой схемы сравнения подключен к декрементному входу счетчика адреса и через первый элемент задержки к второму входу первого элемента ИЛИ и к первому входу третьего элемента ИЛИ, выход которого соединен с вторыми входами элементов И группы, управляющий вход записи в стек устройства подключен к управляющему входу второй схемы сравнения, первый выход которой является выходом нарушения границ стека по записи, второй выход второй схемы сравнения соединен с вторыми входами второго и третьего элементов ИЛИ и через второй элемент задержки с инкрементным входом счетчика адреса. The goal is achieved in that in a device containing two registers, an address counter and two comparison schemes, the first and second groups of information inputs of the device are connected to groups of information inputs, respectively, of upper and lower bound registers, the groups of information outputs of which are connected to the first groups of information inputs, respectively the first and second comparison schemes, the second groups of information inputs of which are connected to the group of information outputs of the address counter, the group of elements And, two schemes of cp are introduced avoniya, two AND elements, two AND elements, three OR elements and two delay elements, the first group of information inputs of the device connected to the group of information inputs of the address counter, the group of information outputs of which are connected to the first inputs of elements AND groups, the outputs of which are a group information outputs of the device, groups of information outputs of the upper and lower bound registers are connected to the first groups of information inputs of the third and fourth comparison schemes, respectively, the second groups of inform the input inputs of which are simultaneously the third group of information inputs of the device, and the outputs are connected respectively to the first and second inputs of the first and second AND elements, respectively, the outputs of which are connected to the first inputs of the first and second AND elements, respectively, whose second inputs are respectively the reading inputs from OP and entries in the OP of the device, the outputs of the first and second elements AND are connected to the first inputs of the first and second OR elements, respectively, the outputs of which are respectively read control paths from the OP and write to the device OP, the read control input from the device stack is connected to the control input of the first comparison circuit, the first output of which is the violation of the stack reading boundaries, the second output of the first comparison circuit is connected to the decrement input of the address counter and through the first a delay element to the second input of the first OR element and to the first input of the third OR element, the output of which is connected to the second inputs of the AND elements, the control input to the device’s stack is connected to ulation input of the second comparison circuit, the first output of which is the output of boundary violations stack of recording, the second output of the second comparison circuit is coupled to second inputs of the second and third elements via the second OR and the delay element with an incremental address counter input.

В устройство введены известные элементы, однако их совместное использование позволяет обеспечить реализацию устройством новых функций. Таким образом, предлагаемое устройство соответствует критерию "новизна". Known elements are introduced into the device, however, their joint use allows the device to implement new functions. Thus, the proposed device meets the criterion of "novelty."

Существенность отличительных признаков предлагаемого технического решения подтверждается тем фактом, что ни в патентной, ни в технической литературе не обнаружены указанные в отличительной части совокупности признаков. The materiality of the distinguishing features of the proposed technical solution is confirmed by the fact that neither the patent nor the technical literature indicated the distinctive part of the totality of features.

На чертеже приведена структурная схема устройства. The drawing shows a structural diagram of the device.

Устройство содержит регистры 1 и 2, счетчик 3 адреса, группу элементов И 4, схемы 5 - 8 сравнения, элементы И-НЕ 9 и 10, элементы И 11 и 12, элементы ИЛИ 13, 14 и 15, элементы 16 и 17 задержки, информационные входы 18, 19 и 20, группу информационных выходов 21, входы 22-25, выходы 26 - 29. The device contains registers 1 and 2, a counter 3 addresses, a group of elements And 4, circuit 5 - 8 comparison, elements AND NOT 9 and 10, elements 11 and 12, elements OR 13, 14 and 15, delay elements 16 and 17, information inputs 18, 19 and 20, a group of information outputs 21, inputs 22-25, outputs 26 - 29.

Устройство работает следующим образом. The device operates as follows.

Перед началом работы для задания границ области стека по информационным входам 18 устройства в регистр 1 и счетчик 3 заносится код адреса верхней границы области стека (АВГ), а по информационным входам 19 устройства в регистр 2 заносится код адреса нижней границы области стека (АНГ). Устройство готово к работе. Before starting work, to set the boundaries of the stack area at the information inputs 18 of the device in register 1 and counter 3, the address code of the upper boundary of the stack area (ABG) is entered, and at the information inputs 19 of the device in register 2 the address code of the lower border of the stack area (ANG) is entered. The device is ready to go.

При поступлении по входу 22 устройства сигнала чтения из стека на управляющий вход схемы 5 сравнения с ее выхода на выход 28 устройства выдается сигнал нарушения границ стека (НГС) по чтению, если содержимое счетчика 3 равно содержимому регистра 1. В противном случае сигнал с другого выхода схемы 5 сравнения поступает на элемент 16 задержки, а также уменьшает на единицу содержимое счетчика 3. Через время, достаточное для изменения содержимого счетчика 3, сигнал с выхода элемента 16 задержки поступает на входы элементов ИЛИ 13 и 15. При этом производится выдача сигнала с выхода элемента ИЛИ 15 на входы группы элементов И 4, чем обеспечивается выдача кода адреса ОП через группу информационных выходов 21 в блок управления ОП. Сигнал с выхода элемента ИЛИ 13 поступает в качестве сигнала управления чтением на выход 26. Upon receipt of a read signal from the stack to the control input of the comparison circuit 5 from the output to the device output 28, the signal reads if the contents of counter 3 are equal to the contents of register 1. Otherwise, the signal from the other output comparison circuit 5 is supplied to the delay element 16, and also reduces the contents of the counter 3 by one. After a sufficient time to change the contents of the counter 3, the signal from the output of the delay element 16 is supplied to the inputs of the OR elements 13 and 15. In this case, Xia issuing a signal output from the OR gate 15 to the inputs of the AND group 4 than is provided by issuing OP code addresses through a group of information outputs 21 in the OP control unit. The signal from the output of the OR element 13 is supplied as a read control signal to the output 26.

При поступлении по входу 23 устройства сигнала записи в стек на управляющий вход схемы 6 сравнения с ее выхода на выход 29 устройства выдается сигнал НГС по записи, если содержимое счетчика 3 больше содержимого регистра 2. В противном случае сигнал с другого выхода схемы 6 сравнения через элемент 17 задержки увеличивает содержимое счетчика 3 на единицу. Сигнал с выхода схемы 6 сравнения поступает также на входы схем ИЛИ 14 и 15. Сигнал с выхода элемента ИЛИ 15 обеспечивает выдачу кода адреса ОП через элемент И 4 на выход 21 адреса памяти устройства, а сигнал с выхода элемента ИЛИ 14 в качестве сигнала управления записью в ОП выдается на выход 27. Upon receipt of the write signal at the input 23 of the device to the stack at the control input of the comparison circuit 6 from its output, the output of the device 29 is an NGS signal if the contents of the counter 3 are larger than the contents of register 2. Otherwise, the signal from the other output of the comparison circuit 6 is through an element 17 delay increases the contents of counter 3 by one. The signal from the output of the comparison circuit 6 also goes to the inputs of the OR circuits 14 and 15. The signal from the output of the OR element 15 provides the output of the OP address code through the And 4 element to the output 21 of the device memory address, and the signal from the output of the OR element 14 as the recording control signal in the OP issued to the output 27.

Одновременно с защитой области ОП от доступа из стека (по сигналам на входах 22 и 23) устройство осуществляет защиту всей области стека от доступа по сигналам на входах 24 (чтение из ОП) и 25 (запись в ОП). При этом по группе входов 20 устройства на входы схем 7 и 8 сравнения поступает код текущего адреса (АТ) для записи (чтения). На другие входы схем 7 и 8 сравнения постоянно подаются коды адресов с регистров 1 и 2 соответственно. Если текущий адрес принадлежит области стека (т.е. выполняется условие АВГ≅АТ≅АНГ), то высокие потенциалы на выходах схем 7 и 8 сравнения обуславливают формирование запрещающих потенциалов на выходах соответственно схем И-НЕ 9 и 10. При этом исключается прохождение через элементы И 11 и 12 сигналов с входов 21 и 25 соответственно, а значит, и выдача сигналов управления чтением (на выход 26) или записью (на выход 27) с выходов элементов ИЛИ 13 и 14 соответственно. Если в процессе работы устройства возникает необходимость увеличить область стека, то следует в регистp 2 занести требуемый код (АНГ). Simultaneously with protecting the OP area from access from the stack (by signals at inputs 22 and 23), the device protects the entire stack area from access by signals at inputs 24 (reading from the OP) and 25 (writing to the OP). In this case, according to the group of inputs of the device 20, the code of the current address (AT) for writing (reading) is received at the inputs of the comparison circuits 7 and 8. The address codes from registers 1 and 2, respectively, are constantly supplied to the other inputs of the comparison circuits 7 and 8. If the current address belongs to the stack region (i.e., the condition AUG≅AT≅ANG is fulfilled), then the high potentials at the outputs of the comparison circuits 7 and 8 cause the formation of inhibitory potentials at the outputs of the AND-NOT 9 and 10 circuits, respectively. elements 11 and 12 of the signals from inputs 21 and 25, respectively, and hence the issuance of control signals for reading (to output 26) or writing (to output 27) from the outputs of the elements OR 13 and 14, respectively. If during the operation of the device there is a need to increase the stack area, then it is necessary to register the required code (ANG) in register 2.

При необходимости организации области стека в другом месте ОП осуществляются действия, аналогичные подготовке устройства к работе. Если необходимости в организации стековой обработки нет, содержимое регистров 1 и 2 и счетчика 3 обнуляется. If it is necessary to organize the stack area in another place in the OP, actions similar to preparing the device for work are carried out. If there is no need to organize stack processing, the contents of registers 1 and 2 and counter 3 are reset.

Claims

A MEMORY PROTECTION DEVICE comprising two registers, an address counter and two comparison circuits, the inputs of the upper and lower boundaries of the device being connected to the information inputs of the first and second registers respectively, the information outputs of which are connected to the information inputs of the first groups of the first and second comparison circuits, information inputs the second groups of which are connected to the outputs of the bits of the address counter, characterized in that, in order to expand the functionality of the device by providing unloading In order to reduce the area of the stack and the rest of the memory by access when writing or reading, a group of AND elements, two comparison schemes, two AND elements, NOT elements, two AND elements, three OR elements, and two delay elements were introduced into the device, the inputs of the upper boundary of the device being connected to information the inputs of the address counter, the outputs of the bits of which are connected to the first inputs of the elements AND groups, the outputs of which are the outputs of the device memory address, the outputs of the bits of the first and second registers are connected to the information inputs of the first groups, respectively of the third and fourth comparison schemes, the information inputs of the second groups of which are the addresses of the address of the device’s memory, and the outputs are connected respectively to the first and second inputs of the first and second elements AND - NOT, respectively, the outputs of which are connected to the first inputs of the first and second elements AND , the second inputs are respectively the read inputs from the RAM and write to the device’s RAM, the outputs of the first and second elements AND are connected to the first inputs, respectively, of the first o and the second OR element, the outputs of which are respectively the read control outputs from the main memory and write to the device’s RAM, the read input from the device’s stack is connected to the control input of the first comparison circuit, the equality output of which is the violation of the stack’s boundaries for reading, the output of the first the comparison circuit is connected to the decrement input of the address counter and through the first delay element to the second input of the first OR element and to the first input of the third OR element, the output of which is connected nen with the second inputs of the elements AND groups, the write input to the device stack is connected to the control input of the second comparison circuit, the output "More - Equal" of which is the output of violating the boundaries of the stack by writing, the output "Less" of the second comparison circuit is connected to the second inputs of the second and third OR elements and through the second delay element - with incremental input of the address counter.