RU2024051C1

RU2024051C1 - Data source-to-processor interface

Info

Publication number: RU2024051C1
Authority: RU
Inventors: Е.П. Сурин
Original assignee: Сурин Евгений Павлович
Priority date: 1991-05-05
Filing date: 1991-05-05
Publication date: 1994-11-30

Abstract

FIELD: computer engineering. SUBSTANCE: direct input of read flip-flop is joined with first input of third AND gate and its inverted input is connected to first input of NAND gate. Device has storage unit, multiplexor, counters, read and write flip-flops, buffer register, setting register, adder, comparison circuit, AND, NAND, and NOT gates, two delay elements. EFFECT: eliminated hardware redundancy, which reduces device mass, size, and cost and improves its reliability. 1 dwg

Description

Изобретение относится к вычислительной технике и может быть использовано для ввода цифровой информации в процессор обработки в реальном или квазиреальном масштабе времени. The invention relates to computer technology and can be used to enter digital information into a processing processor in real or quasi-real time scale.

Известно устройство для сопряжения источника информации с процессором, содержащее блок памяти, буферный регистр, регистр уставки, сумматор, схему сравнения, мультиплексор, счетчики адресов записи и чтения, триггеры записи и чтения, три логических элемента И, по одному логическому элементу И-НЕ, НЕ, две линии задержки, входные и выходные шины, шины готовности, а также триггер слежения, вход установки которого связан с выходом "меньше" схемы сравнения, а вход сброса - с выходом "больше" той же схемы [1]. Недостаток данного устройства - сброс последнего в исходное состояние при полной загрузке блока памяти и нулевом состоянии счетчика чтения, что приводит к потере информации в объеме емкости блока памяти. Устройству присуща также и некоторая избыточность оборудования. A device for interfacing an information source with a processor, comprising a memory unit, a buffer register, a setting register, an adder, a comparison circuit, a multiplexer, write and read address counters, write and read triggers, three logical AND elements, one logical AND element, NOT, two delay lines, input and output buses, standby buses, and a tracking trigger, the installation input of which is connected to the output “less” of the comparison circuit, and the reset input - to the output “more” of the same circuit [1]. The disadvantage of this device is the reset of the latter to its original state when the memory block is fully loaded and the read counter is zero, which leads to loss of information in the capacity of the memory block. The device is also inherent in some redundancy of equipment.

Наиболее близким по технической сущности к заявляемому является устройство, единственное отличие которого от вышеописанного заключается в том, что входы триггера слежения подключены к прямым выходам триггеров чтения и записи, что позволяет устранить потери информации [2]. The closest in technical essence to the claimed is a device whose only difference from the above is that the inputs of the tracking trigger are connected to the direct outputs of the read and write triggers, which eliminates information loss [2].

Недостаток известного устройства заключается в избыточности оборудования из-за включения в состав устройства дополнительного триггера слежения, что увеличивает габариты, стоимость и снижает надежность устройства. A disadvantage of the known device is the redundancy of the equipment due to the inclusion of an additional tracking trigger in the device, which increases the size, cost and reduces the reliability of the device.

Цель изобретения - устранение избыточности оборудования. The purpose of the invention is the elimination of redundancy of equipment.

Цель достигается тем, что в устройстве, содержащем блок памяти, информационные входы которого соединены с входными шинами устройства, адресные входы - с выходами мультиплексора, вход управления - с выходом первого элемента задержки и входом сброса триггера записи, а выходы подключены к информационным входам буферного регистра, вход занесения которого связан со счетным входом счетчика чтения, первой шиной готовности и инверсным выходом триггера чтения, причем прямой выход последнего через второй элемент задержки связан с первым входом первого элемента И, выход которого подключен к входу сброса триггера чтения, к входу установки последнего подключена шина чтения, а шина записи соединена с первым входом второго элемента И, второй вход которого связан с выходом элемента И-НЕ, второй вход последнего соединен с вторым входом третьего элемента И и выходом схемы сравнения, выход третьего элемента И подключен к входам сброса обоих счетчиков и элемента НЕ, выход последнего связан с вторым входом первого элемента И, третий вход которого связан с входом первого элемента задержки и инверсным выходом триггера записи, прямой выход которого подключен к счетному входу счетчика записи, кроме того, выходы триггера записи подключены к управляющим входам мультиплексора, а выходы счетчика записи связаны с первыми входами мультиплексора, сумматора и схемы сравнения, вторые входы которой связаны с вторыми входами мультиплексора и выходами счетчика чтения, вторые входы сумматора соединены с выходами регистра уставки, входы которого связаны с выходными шинами интерфейса процессора, входные шины последнего соединены с выходами буферного регистра, выход второго элемента И подключен к входу установки триггера записи, а выход переноса сумматора - к второй шине готовности, прямой выход триггера чтения связан с первым входом третьего элемента И, а инверсный - с первым входом элемента И-НЕ. The goal is achieved in that in a device containing a memory block, the information inputs of which are connected to the input buses of the device, the address inputs are with the outputs of the multiplexer, the control input is with the output of the first delay element and the reset trigger reset input, and the outputs are connected to the buffer register information inputs the input of which is connected with the counting input of the read counter, the first readiness bus and the inverse output of the read trigger, and the direct output of the latter through the second delay element is connected to the first input the first AND element, the output of which is connected to the reset trigger reset input, the read bus is connected to the installation input of the latter, and the write bus is connected to the first input of the second AND element, the second input of which is connected to the output of the AND-NOT element, the second input of the last is connected to the second input the third element And and the output of the comparison circuit, the output of the third element And is connected to the reset inputs of both counters and the element NOT, the output of the latter is connected to the second input of the first element And, the third input of which is connected to the input of the first delay element and and the output version of the recording trigger, the direct output of which is connected to the counting input of the recording counter, in addition, the outputs of the recording trigger are connected to the control inputs of the multiplexer, and the outputs of the recording counter are connected to the first inputs of the multiplexer, adder and comparison circuit, the second inputs of which are connected to the second inputs of the multiplexer and outputs of the read counter, the second inputs of the adder are connected to the outputs of the setpoint register, the inputs of which are connected to the output buses of the processor interface, the input buses of the latter are connected to the outputs buffer register, the output of the second AND element is connected to the set input trigger recording, and carry output of the adder - a second bus ready, direct access read latch is connected to a first input of the third AND gate, and the inverse - the first input of AND-NO element.

На чертеже изображена функциональная схема предложенного устройства. The drawing shows a functional diagram of the proposed device.

Устройство содержит информационные входы 1, соединенные с информационными входами блока 2 памяти, адресные входы которого связаны с выходами мультиплексора 5, а выходы - с информационными входами буферного регистра 3. Выход последнего является выходом устройства и через выходные шины 4 подключен к входным шинам интерфейса процессора. Выходы счетчика 6 чтения связаны с вторыми входами мультиплексора 5 и схемы 9 сравнения. Выходы счетчика 7 записи соединены с первыми входами мультиплексора 5, схемы 9 сравнения, сумматора 8, а выход переноса последнего подключен к второй шине 19 готовности. Вторые входы сумматора 8 связаны с выходами регистра 10 уставки, входы которого через входные шины 17 соединены с выходными шинами интерфейса процессора. Прямой и инверсный выходы триггера 12 чтения соединены с первыми входами элементов И 24 и И-НЕ 23 соответственно, а вторые входы последних подключены к выходу схемы 9 сравнения. Выход элемента 23 И-НЕ связан с вторым входом элемента И 22, первый вход которого соединен с шиной 20 записи, а выход - с входом установки триггера 11 записи. Выходы последнего подключены к управляющим входам мультиплексора, кроме того, его прямой выход связан со счетным входом счетчика 7 записи, а инверсный - с третьим входом элемента И 13 и через элемент 15 задержки - с управляющим входом блока памяти и своим входом сброса. Выход элемента И 24 подключен к входам установки в ноль счетчиков 6, 7 и входу элемента НЕ 16, выход которого связан с вторым входом элемента И 13. Выход последнего соединен с входом сброса триггера 12, установочный вход которого подключен к шине 21 чтения, а прямой выход через элемент 14 задержки связан с первым входом элемента И 13. Инверсный выход триггера 12 чтения соединен со счетным входом счетчика 6 чтения, входом занесения буферного регистра 3 и первой шиной 18 готовности. The device contains information inputs 1 connected to the information inputs of the memory unit 2, the address inputs of which are connected to the outputs of the multiplexer 5, and the outputs are connected to the information inputs of the buffer register 3. The output of the latter is the output of the device and is connected through the output buses 4 to the input buses of the processor interface. The outputs of the reading counter 6 are connected to the second inputs of the multiplexer 5 and the comparison circuit 9. The outputs of the write counter 7 are connected to the first inputs of the multiplexer 5, the comparison circuit 9, the adder 8, and the transfer output of the latter is connected to the second readiness bus 19. The second inputs of the adder 8 are connected to the outputs of the setpoint register 10, the inputs of which are connected through the input buses 17 to the output buses of the processor interface. The direct and inverse outputs of the reading trigger 12 are connected to the first inputs of the elements AND 24 and NAND 23, respectively, and the second inputs of the latter are connected to the output of the comparison circuit 9. The output of the element 23 AND is NOT connected with the second input of the element And 22, the first input of which is connected to the bus 20 of the record, and the output to the input of the installation of the trigger 11 of the record. The outputs of the latter are connected to the control inputs of the multiplexer, in addition, its direct output is connected to the counting input of the write counter 7, and the inverse one is connected to the third input of the And 13 element and, through the delay element 15, to the control input of the memory unit and its reset input. The output of the And 24 element is connected to the zero setting of counters 6, 7 and the input of the HE 16 element, the output of which is connected to the second input of the And 13 element. The output of the latter is connected to the reset input of trigger 12, the installation input of which is connected to the read bus 21, and the direct the output through the delay element 14 is connected to the first input of the element And 13. The inverse output of the read trigger 12 is connected to the counting input of the read counter 6, the input of the buffer register 3 and the first readiness bus 18.

Устройство работает следующим образом. The device operates as follows.

В исходном состоянии счетчики 6, 7, триггер 11 находятся в состоянии "0", триггер 12 - в состоянии "1". Элемент И 13 заперт логическим "0" с выхода элемента НЕ 16. Мультиплексор 5 подключен на направление счетчика 6 чтения. В регистр 10 уставки занесен из процессора дополнительный код глубины заполнения блока 2 памяти. На шинах 18, 19 готовности - логический "0". Вторая шина 19 готовности включена в систему прерываний процессора. При поступлении на входы 1 устройства первого информационного слова синхроимпульс его сопровождения поступает на шину 20 записи и через открытый элемент И 22 устанавливает триггер 11 записи в состояние "1". Последний переключает мультиплексор 5 на направление счетчика 7 записи и через вторую линию 15 задержки подает команду на управляющий вход блока 2 памяти, а затем сбрасывается в исходное состояние "0". Элемент И 13, находящийся в цепи чтения, на время операции записи блокируется сигналом с инверсного выхода триггера 11, что делает невозможным чтение из блока 2 памяти. Задний фронт сигнала с прямого выхода триггера 11 поступает на счетный вход счетчика 7 записи и наращивает его состояние на единицу, подготавливая тем самым следующий адрес для блока 2 памяти. Вследствие увеличения кода счетчика 7 на выходе схемы 9 сравнения появляется логический "0", который блокирует элементы И-НЕ 23 и И 24. Сигнал с выхода последнего поступает на вход элемента НЕ 16, на выходе которого появляется логическая "1", и на второй вход элемента И 13 и разблокирует его. Сигнал с выхода последнего поступает на вход сброса триггера 12 и устанавливает его в состояние "0". Передний фронт сигнала с инверсного выхода последнего поступает на вход занесения буферного регистра 3, и информация из блока памяти переписывается в буферный регистр 3, при этом на первой шине готовности появляется логическая "1", сообщая процессору о наличии информации в устройстве. Второе и последующие информационные слова, поступающие в устройство, числом не более чем задано в регистре 10 записываются в блок памяти аналогично. В этот период процессор, если он освободился от решения других задач, анализирует состояние первой шины 18 готовности и в случае наличия логической "1" на последней снимает информацию с выходных шин 4 буферного регистра 3. Строб приема информации в процессор поступает по шине 21 чтения на вход установки триггера 12 чтения и устанавливает его в состояние "1". При этом сигнал с инверсного выхода триггера 12 поступает на счетный вход счетчика 6 чтения и наращивает его состояние на единицу. Прямой выход триггера 12 через элемент 14 задержки выставляет запрос на вывод очередного слова из блока 2 памяти в буферный регистр 3. Если в блоке памяти есть информация и в этот момент не идет операция записи, то запрос удовлетворяется, сигнал с выхода элемента И 13 сбрасывает в ноль триггер 12 чтения, следующее слово переписывается в буферный регистр 3 и снова на шине 18 возникает сигнал готовности. По сигналам на первой шине готовности процессор может принять всю информацию из устройства или только ее часть (возможно нулевую). В последнем случае при заполнении блока 2 памяти до уровня, заданного в регистре 10 уставки, на выходе переноса сумматора 8, который вычитает из кода счетчика 7 записи код, занесенный в регистр 10, возникает логическая "1". Последняя по шине 19 поступает в систему прерываний процессора и вызывает на выполнение программу приема из устройства, которая, как было выше описано, считывает всю информацию из устройства до конца. При съеме последнего слова с выходных шин 4 вследствие равенства кодов счетчиков на выходе схемы 9 сравнения появляется логическая "1", которая открывает логические элементы И-НЕ 23 и И 24. Так как последней операцией была операция чтения из устройства, то триггер 12 чтения находится в состоянии "1" вследствие наличия элемента 14 задержки, и сигнал с его прямого выхода через открытый элемент И 24 поступает на вход установки в ноль счетчиков 6, 7 и элемента НЕ 16. Таким образом, устройство установлено в исходное состояние. Если процессор игнорирует сигналы на первой шине 18 готовности и в регистре 10 уставки задана максимальная глубина заполнения блока 2 памяти, то после записи по максимальному адресу счетчик 7 записи устанавливается на минимальный адрес и сигнал равенства с выхода схемы 9 сравнения открывает элементы И-НЕ 23, И 24. Так как триггер 12 чтения находится при этом в состоянии "0", то логический "0" с выхода элемента И-НЕ 23 закрывает элемент И 22 и запись в устройство приостанавливается до считывания из устройства хотя бы одного слова. Если время реакции процессора на прерывание меньше периода следования синхроимпульсов записи, то потери информации не происходит, если больше, то не следует задавать максимальную глубину заполнения блока памяти. In the initial state, the counters 6, 7, trigger 11 are in the state "0", trigger 12 is in the state "1". Element And 13 is locked by a logical "0" from the output of the element NOT 16. Multiplexer 5 is connected to the direction of the counter 6 read. In the register 10 settings entered from the processor an additional code of the depth of filling of block 2 memory. On tires 18, 19 readiness - logical "0". The second readiness bus 19 is included in the processor interrupt system. When the first information word arrives at the inputs 1 of the device, the synchronization pulse of its accompaniment arrives on the write bus 20 and, through the open element And 22, sets the record trigger 11 to state “1”. The latter switches the multiplexer 5 to the direction of the write counter 7 and through the second delay line 15 sends a command to the control input of the memory unit 2, and then is reset to the initial state "0". Element And 13, located in the read circuit, is blocked by the signal from the inverse output of trigger 11 for the duration of the write operation, which makes it impossible to read from memory unit 2. The trailing edge of the signal from the direct output of the trigger 11 enters the counting input of the write counter 7 and increases its state by one, thereby preparing the next address for the memory unit 2. Due to the increase in the counter code 7, a logical "0" appears on the output of the comparison circuit 9, which blocks the AND-NOT 23 and AND 24. The signal from the output of the latter goes to the input of the HE 16 element, the output of which appears logical "1", and to the second input element And 13 and unlocks it. The signal from the output of the latter goes to the reset input of trigger 12 and sets it to the state "0". The leading edge of the signal from the inverse output of the latter goes to the input of registering buffer register 3, and the information from the memory block is written to buffer register 3, and logical “1” appears on the first readiness bus, informing the processor of the information in the device. The second and subsequent information words entering the device, the number no more than specified in the register 10 are written to the memory block in the same way. During this period, the processor, if it is freed from solving other problems, analyzes the state of the first readiness bus 18 and, if there is a logical “1” on the last one, removes information from the output buses 4 of the buffer register 3. The information reception gate enters the processor via the read bus 21 the input of the installation of the trigger 12 read and sets it to state "1". In this case, the signal from the inverse output of the trigger 12 enters the counting input of the reading counter 6 and increases its state by one. The direct output of the trigger 12 through the delay element 14 issues a request to output the next word from the memory block 2 to the buffer register 3. If there is information in the memory block and there is no write operation at that moment, the request is satisfied, the signal from the output of the And 13 element resets to zero read trigger 12, the next word is written to buffer register 3, and again, a ready signal appears on bus 18. Based on the signals on the first readiness bus, the processor can receive all information from the device or only part of it (possibly zero). In the latter case, when the memory block 2 is filled to the level specified in the setpoint register 10, at the transfer output of the adder 8, which subtracts the code entered in the register 10 from the code of the counter 7 of the record, a logical “1” appears. The latter, via bus 19, enters the processor interrupt system and calls the reception program from the device, which, as described above, reads all the information from the device to the end. When the last word is removed from the output buses 4, due to the equality of the counter codes, the logical “1” appears at the output of the comparison circuit 9, which opens the logical elements NAND 23 and I 24. Since the last operation was a read operation from the device, the read trigger 12 is in the state "1" due to the presence of the delay element 14, and the signal from its direct output through the open element And 24 is fed to the installation input to zero counters 6, 7 and the element NOT 16. Thus, the device is set to its original state. If the processor ignores the signals on the first readiness bus 18 and the maximum setting depth of the memory unit 2 is set in the setpoint register 10, then after recording at the maximum address, the write counter 7 is set to the minimum address and the equality signal from the output of the comparison circuit 9 opens AND-NOT 23 elements, And 24. Since the reading trigger 12 is in this state “0”, the logical “0” from the output of the AND-NOT element 23 closes the AND element 22 and writing to the device is suspended until at least one word is read from the device. If the response time of the processor to the interruption is less than the period of the recording clock, then there is no loss of information; if it is more, then the maximum depth of filling of the memory block should not be set.

Благодаря элементу 14 задержки триггер 12 чтения на момент появления сигнала равенства после операции чтения находится в состоянии "1" и тем самым однозначно определяет состояние устройства, что позволяет использовать его в качестве триггера слежения. Thanks to the delay element 14, the read trigger 12 at the time the equality signal appears after the read operation is in the state “1” and thereby unambiguously determines the state of the device, which allows it to be used as a tracking trigger.

Claims

A DEVICE FOR PAIRING AN INFORMATION SOURCE WITH A PROCESSOR, containing a memory block, the information inputs of which are connected to the input data buses of the device, the address inputs are connected to the outputs of the multiplexer, and the control input is connected to the output of the first delay element and the reset trigger reset input, the memory block outputs are connected to the information the inputs of the buffer register, the input of which is connected to the counting input of the read counter, the first readiness bus of the device and the inverse output of the read trigger, the direct output of which is via the WTO A swarm delay element is connected to the first input of the first AND element, whose output is connected to the reset input of the read trigger, to the installation input of which the device read bus is connected, and the device write bus is connected to the first input of the second element I. The second input of which is connected to the output of the And element - NOT, the second input of which is connected to the second input of the third element AND and the output of the comparison circuit, and the output of the third element AND is connected to the reset inputs of the write and read counters and the element NOT, the output of which is connected to the second input of the first about the And element, the third input of which is connected to the input of the first delay element and the inverse output of the recording trigger, the direct output of which is connected to the counting input of the recording counter, the direct and inverse outputs of the recording trigger are connected to the control inputs of the multiplexer, the outputs of the recording counter are connected to the first inputs of the multiplexer data , an adder and comparison circuits, the second data inputs of which are connected to the second inputs of the multiplexer data and the outputs of the read counter, the second inputs of the adder data are connected to the outputs of the register The input, whose inputs are connected to the output buses of the processor interface, the input buses of the latter are connected to the inputs of the buffer register, the output of the second element And is connected to the input of the recording trigger setup, and the adder transfer output to the second readiness bus of the device, characterized in that the trigger has a direct output reading is associated with the first input of the third AND element, and inverse - with the first input of the AND element - NOT.