Claims (1)
Триггерный логический элемент ИЛИ/ИЛИ-НЕ, содержащий питающий источник, минусовой вывод которого соединен с общей шиной и заземлен, параллельно включенные первый и второй n-p-n транзисторы, выводы баз которых образуют относительно «земли» два входа логического элемента, первый резистор, включенный между выходом питающего источника (его плюсовой вывод) и общим выводом коллекторов первого и второго транзисторов, второй резистор, включенный между общим выводам эмиттеров этих же транзисторов (первого и второго) и «землей», последовательно включенные третий резистор и третий тоже n-p-n транзистор, свободный вывод третьего резистора подсоединен к общему выводу первого резистора и выхода питающего источника, эмиттер третьего транзистора подключен к общему выводу второго резистора и эмиттеров первого, второго транзисторов, с базой третьего транзистора соединен плюсовой вывод источника опорного напряжения, минусовой вывод этого источника заземлен, последовательно между собой включенные четвертый n-p-n транзистор и четвертый резистор, коллектор четвертого транзистора подключен к общему выводу первого резистора и коллекторов первого, второго транзисторов, последовательно включенные пятый n-p-n транзистор и пятый резистор, соединенный с эмиттером пятого транзистора, также содержится шестой тоже n-p-n транзистор, отличающийся тем, что в него введены три дополнительных транзистора и пять дополнительных резисторов, последовательно включены первый дополнительный резистор, первый дополнительный p-n-p транзистор и второй дополнительный резистор, свободный вывод первого дополнительного резистора подсоединен к общему выводу первого, третьего резисторов и выхода питающего источника, общий вывод коллектора первого дополнительного транзистора и второго дополнительного резистора подключен к базе четвертого транзистора, база первого дополнительного транзистора соединена с коллекторами первого, второго и четвертого транзисторов, свободный вывод второго дополнительного резистора подключен и к свободному выводу четвертого резистора, и к коллектору шестого транзистора, и их общий вывод образует относительно «земли» неинвертирующий выход логического элемента, эмиттер шестого транзистора заземлен, последовательно включены второй дополнительный p-n-p транзистор и третий дополнительный резистор, эмиттер второго дополнительного транзистора подсоединен к общему выводу первого дополнительного резистора и эмиттера первого дополнительного транзистора, база второго дополнительного транзистора подключена к общему выводу третьего резистора и коллектора третьего транзистора, а также к коллектору пятого транзистора, общий вывод коллектора второго дополнительного транзистора и третьего дополнительного резистора подсоединен к базе пятого транзистора, свободный вывод третьего дополнительного резистора соединен и со свободным выводом пятого резистора и с коллектором третьего дополнительного n-p-n транзистора и их общий вывод образует относительно «земли» инвертирующий выход логического элемента, эмиттер третьего дополнительного транзистора заземлен, четвертый дополнительный резистор включен между базой шестого транзистора и общим выводом третьего дополнительного, пятого резисторов, коллектора третьего дополнительного транзистора и инвертирующего выхода логического элемента, пятый дополнительный резистор включен между базой третьего дополнительного транзистора и общим выводом четвертого, дополнительного второго резисторов, коллектора шестого транзистора и неинвертирующего выхода логического элемента.Trigger logical element OR/OR-NOT, containing a power source, the negative terminal of which is connected to a common bus and grounded, the first and second n-p-n transistors connected in parallel, the base terminals of which form two inputs of the logical element relative to the ground, the first resistor connected between the output supply source (its positive terminal) and the common terminal of the collectors of the first and second transistors, the second resistor connected between the common terminals of the emitters of the same transistors (the first and second) and the “ground”, the third resistor and the third, also an n-p-n transistor, connected in series, the free terminal of the third resistor is connected to the common terminal of the first resistor and the output of the power source, the emitter of the third transistor is connected to the common terminal of the second resistor and the emitters of the first and second transistors, the positive terminal of the reference voltage source is connected to the base of the third transistor, the negative terminal of this source is grounded, the fourth is connected in series with each other n-p-n transistor and a fourth resistor, the collector of the fourth transistor is connected to the common terminal of the first resistor and the collectors of the first and second transistors, the fifth n-p-n transistor and the fifth resistor are connected in series, connected to the emitter of the fifth transistor, there is also a sixth n-p-n transistor, characterized in that it three additional transistors and five additional resistors are introduced, the first additional resistor, the first additional p-n-p transistor and the second additional resistor are connected in series, the free terminal of the first additional resistor is connected to the common terminal of the first, third resistors and the output of the power source, the common terminal of the collector of the first additional transistor and the second additional resistor is connected to the base of the fourth transistor, the base of the first additional transistor is connected to the collectors of the first, second and fourth transistors, the free terminal of the second additional resistor is connected to both the free terminal of the fourth resistor and the collector of the sixth transistor, and their common terminal forms relative to the “ground” non-inverting output of the logic element, the emitter of the sixth transistor is grounded, the second additional pnp transistor and the third additional resistor are connected in series, the emitter of the second additional transistor is connected to the common terminal of the first additional resistor and the emitter of the first additional transistor, the base of the second additional transistor is connected to the common terminal of the third resistor and collector the third transistor, as well as to the collector of the fifth transistor, the common terminal of the collector of the second additional transistor and the third additional resistor is connected to the base of the fifth transistor, the free terminal of the third additional resistor is connected to both the free terminal of the fifth resistor and the collector of the third additional n-p-n transistor and their common terminal forms relative to “ground”, the inverting output of the logical element, the emitter of the third additional transistor is grounded, the fourth additional resistor is connected between the base of the sixth transistor and the common terminal of the third additional, fifth resistors, the collector of the third additional transistor and the inverting output of the logical element, the fifth additional resistor is connected between the base of the third additional transistor and the common terminal of the fourth, additional second resistors, the collector of the sixth transistor and the non-inverting output of the logic element.