RU2020420C1

RU2020420C1 - Multichannel recorder

Info

Publication number: RU2020420C1
Authority: RU
Inventors: В.В. Шевчук; В.Д. Шпон
Original assignee: Центральный аэрогидродинамический институт им.проф.Н.Е.Жуковского
Priority date: 1990-07-10
Filing date: 1990-07-10
Publication date: 1994-09-30

Abstract

FIELD: instrumentation engineering, particular, electrical measurement equipment. SUBSTANCE: multichannel recorder has clock pulse generator, multichannel A/D converter with normalizers at inputs, control pulse shaper of normalizers connected with its output to control inputs of normalizers, and data receiver, as well as counter-divider, memory and synchronizing unit, whose sync input is connected with dividing output of counter-divider, whose input is connected to output of clock pulse generator and input of starting the A/D converter and with counting output to control input of A/D converter whose output is connected with information input of memory whose output is connected with input of record control; input of record control is connected with converter output of A/D converter, sync input with divider output or with counter output of counter-divider and control input with gating output of data receiver whose control input is connected with output of synchronizing unit. Input of normalizer control pulse shaper is connected to divider output or counter output of counter-divider. Synchronizing unit is made in form of univibrator whose input and output serve as sync input and output of readiness of synchronizing unit, respectively. Synchronizing unit is made in form of R-S flip-flop whose S and R inputs and output serve as sync input, input of readiness reset and output of readiness of synchronizing unit, respectively. In this case input of readiness reset is connected with gating output of data receiver. Synchronizing unit is made in form of D flip-flop whose S, C and R inputs and output serve as sync input, additional sync input, input of readiness reset and output of readiness of synchronizing unit respectively. In this case, input D of flip-flop is connected with busbar of zero signal and additional sync input is connected with output of clock pulse generation. EFFECT: higher speed of response, accuracy and reliability of recorder. 4 cl, 8 dwg

Description

Изобретение относится к приборостроению, в частности к электроизмерительной технике, и может быть использовано в тензо- и термометрии для измерения сигналов тензо- и термодатчиков. The invention relates to instrumentation, in particular to electrical engineering, and can be used in strain and thermometry to measure the signals of strain and temperature sensors.

Известен регистратор (система) "Прочность", предназначенный для автоматизации процессов измерения, сбора и обработки информации преобразователей различных величин, характеризующих тепловое, деформированное и напряженное состояние конструкций. Измерительные сигналы в каждом канале поступают на измерительный модуль, представляющий собой преобразователь сигналов датчиков в напряжение и АЦП на выходе, цифровые сигналы которого поступают через информационную шину цифровой части системы в ЭВМ. Поскольку получение цифрового результата измерения в АЦП (уравновешивание) проходит при совместной работе преобразователя сигналов датчиков, датчиков и линий связи, получение результатов измерения требует большого времени из-за неизбежных переходных процессов, связанных с уравновешиванием входной измерительной цепи. Known registrar (system) "Strength", designed to automate the processes of measuring, collecting and processing information of transducers of various sizes, characterizing the thermal, deformed and stressed state of structures. The measuring signals in each channel are fed to the measuring module, which is a converter of the sensor signals into voltage and an ADC at the output, the digital signals of which are fed through the information bus of the digital part of the system to the computer. Since obtaining a digital measurement result in the ADC (balancing) takes place during the joint operation of the transducer of sensors, sensors and communication lines, obtaining measurement results requires a lot of time due to the inevitable transients associated with balancing the input measuring circuit.

Наиболее близким по технической сущности и достигаемому эффекту является регистратор (система) "Ресурс 23/27", состоящий из восьми нормализаторов и блока АЦП. Для формирования временной диаграммы управления работой регистратора имеется тактовый генератор. Имеется также один общий формирователь управления нормализаторами на их управляющих входах. Результаты измерения из блока АЦП поступают в ЭВМ. Блок АЦП с восемью аналоговыми входами и одним цифровым выходом представляет собой многоканальный АЦП. ЭВМ, осуществляющая прием результатов измерения, по существу выполняемых функций является приемником данных, который может быть реализован не только ЭВМ как таковой, а и микропроцессором, цифровым автоматом, цифровым регистратором и т. д. В этой системе существенно увеличено быстродействие за счет введения нормализаторов, не требующих участия в аналого-цифровом преобразовании сигналов датчиков, проводов подсоединения их к системе и входных измерительно-преобразовательных цепей. Однако для ряда задач (статодинамические испытания конструкций) этого быстродействия оказывается недостаточно. Период поступления пакетов по n результатов измерений в приемник данных определяется выражением
Т=Т_н+Т_ацп+Т_прием+Т_{возврат},
где Т_н - время работы нормализатора;
Т_ацп - время работы АЦП;
Т_прием - время приема n результатов измерения;
Т_{возврат} - время возврата регистратора на исходную позицию;
n - число каналов нормализации (число нормализаторов) регистратора.The closest in technical essence and the achieved effect is the registrar (system) "Resource 23/27", consisting of eight normalizers and an ADC unit. To generate a time chart for controlling the operation of the recorder, there is a clock generator. There is also one common shaper control normalizers at their control inputs. The measurement results from the ADC block are sent to the computer. The ADC block with eight analog inputs and one digital output is a multi-channel ADC. A computer that receives measurement results, essentially performed functions, is a data receiver that can be implemented not only by a computer as such, but also by a microprocessor, digital machine, digital recorder, etc. In this system, performance is significantly increased due to the introduction of normalizers, not requiring participation in analog-to-digital conversion of sensor signals, wires connecting them to the system and input measuring and conversion circuits. However, for a number of tasks (statodynamic testing of structures) this speed is not enough. The period of receipt of packets of n measurement results in the data receiver is determined by the expression
T = T _n + T _ACP + T _reception + T _return ,
where T _n - the operating time of the normalizer;
T _ADC - the operating time of the ADC;
T _reception is the reception time n of the measurement results;
T _return - the time the registrar returns to the starting position;
n is the number of normalization channels (number of normalizers) of the registrar.

К недостаткам следует также отнести СТАРТ-СТОП-й режим работы нормализаторов, отрицательно сказывающийся на точности результатов нормализации из-за ухудшения их повторяемости. Построение блока АЦП (многоканального АЦП) из восьми отдельных АЦП добавляет в результаты измерения дополнительную погрешность из-за неидентичноси точностных характеристик отдельных АЦП и существенно усложняет и удорожает конструкцию регистратора, увеличивая, кроме того, его надежность и затраты на метрологическое обеспечение. The disadvantages should also include the START-STOP mode of operation of normalizers, which adversely affects the accuracy of the results of normalization due to the deterioration of their repeatability. The construction of an ADC block (multi-channel ADC) from eight separate ADCs adds an additional error to the measurement results due to the non-identical accuracy characteristics of individual ADCs and significantly complicates and increases the design of the recorder, increasing, in addition, its reliability and the cost of metrological support.

Целью изобретения является повышение быстродействия, точности и надежности регистратора. The aim of the invention is to increase the speed, accuracy and reliability of the registrar.

Цель достигается тем, что в многоканальный регистратор, содержащий тактовый генератор, многоканальный аналого-цифровой преобразователь с нормализаторами на входах, формирователь управления нормализаторами, подключенный выходом к управляющим входам нормализаторов, и приемник данных, введены счетчик-делитель, запоминающее устройство и блок синхронизации, синхровход которого соединен с выходом деления счетчика-делителя, вход которого соединен с выходом тактового генератора и входом запуска аналого-цифрового преобразователя, а счетным выходом - с управляющим входом аналого-цифрового преобразователя, выход которого соединен с информационным входом запоминающего устройства, выход которого соединен с входом приемника данных, вход управления записью - с выходом конца преобразования аналого-цифрового преобразователя, синхровход - с выходом деления или со счетным выходом счетчика-делителя, а управляющий вход - с выходом стробирования приемника данных, управляющий вход которого соединен с выходом блока синхронизации, а вход формирователя управления нормализаторами подключен к выходу деления или счетному выходу счетчика-делителя; блок синхронизации выполнен в виде одновибратора, вход и выход которого являются синхровходом и выходом готовности блока синхронизации соответственно; блок синхронизации выполнен в виде RS-триггера, S- и R-входы и выход которого являются синхровходом, входом сброса готовности и выходом готовности блока синхронизации соответственно, причем вход сброса готовности соединен с выходом стробирования приемника данных; блок синхронизации выполнен в виде D-триггера, S-, С- и R-входы и выход которого являются синхровходом, дополнительным синхровходом, входом сброса готовности и выходом готовности блока синхронизации соответственно, причем D-вход триггера соединен с шиной нулевого сигнала, а дополнительный синхровход - с выходом тактового генератора. The goal is achieved in that a multichannel recorder containing a clock generator, a multichannel analog-to-digital converter with input normalizers, a normalizer control driver connected to the control inputs of the normalizers, and a data receiver, a divider counter, a memory device and a synchronization unit, a sync input which is connected to the output of the division of the counter-divider, the input of which is connected to the output of the clock generator and the start input of the analog-to-digital converter, and the output - with the control input of the analog-to-digital converter, the output of which is connected to the information input of the storage device, the output of which is connected to the input of the data receiver, the recording control input - with the output of the conversion end of the analog-digital converter, the sync input - with the division output or with the counter output of the counter -divider, and the control input - with the output of the gating of the data receiver, the control input of which is connected to the output of the synchronization unit, and the input of the shaper control normalizers It is qualified for the division output or the counting output of the divider counter; the synchronization unit is made in the form of a single vibrator, the input and output of which are the sync input and the ready output of the synchronization unit, respectively; the synchronization unit is made in the form of an RS-flip-flop, the S- and R-inputs and the output of which are a sync input, a ready reset input and a ready output of a synchronization unit, respectively, with a ready reset input connected to the strobing output of the data receiver; the synchronization unit is made in the form of a D-trigger, S-, C- and R-inputs and the output of which is a sync input, an additional sync input, a ready reset input and a ready output of a synchronization unit, respectively, moreover, the D-input of the trigger is connected to the zero signal bus, and the additional sync input - with the output of the clock generator.

На фиг. 1 представлена схема заявляемого регистратора; на фиг. 2 и 3 - схема и временная диаграмма работы блока синхронизации, построенного на базе одновибратора; на фиг. 4 и 5 - схема и временная диаграмма работы блока синхронизации, выполненного на базе RS-триггера; на фиг. 6 и 7 - схема и временная диаграмма работы блока синхронизации, выполненного на базе D-триггера; на фиг. 8 - алгоритм работы приемника данных. In FIG. 1 presents a diagram of the inventive registrar; in FIG. 2 and 3 - diagram and timing diagram of the operation of the synchronization unit, built on the basis of a single vibrator; in FIG. 4 and 5 - a diagram and a timing diagram of the operation of the synchronization unit, made on the basis of the RS-trigger; in FIG. 6 and 7 are a diagram and a timing diagram of the operation of a synchronization unit based on a D-trigger; in FIG. 8 - algorithm of the data receiver.

Многоканальный регистратор состоит из тактового генератора 1 и многоканального АЦП 2 с нормализаторами 3 на входах, формирователя 4 управления нормализаторами 3, подключенного выходом к управляющим входам нормализаторов 3, приемника 5 данных, счетчика-делителя 6, соединенного входом с выходом тактового генератора 1 и входом запуска АЦП 2, счетным выходом - с управляющим входом АЦП 2, запоминающего устройства 7, соединенного входом с выходом АЦП 2, выходом - с входом приемника 5 данных, входом управления записью - с выходом конца преобразования АЦП 2, синхровходом - с выходом деления либо со счетным выходом счетчика-делителя 6, входом управления считыванием - с выходом стробирования приемника 5 данных и блока 8 синхронизации, соединенного синхровходом с выходом деления счетчика-делителя 6, причем приемник 5 данных имеет управляющий вход, соединенный с выходом блока 8 синхронизации, а вход формирователя 4 управления нормализаторами 3 подключен к выходу деления либо счетному выходу счетчика-делителя 6 (фиг. 1). Блок 8 синхронизации выполнен в виде одновибратора 9, вход и выход которого являются синхровходом и выходом готовности блока 8 синхронизации соответственно; блок 8 синхронизации выполнен в виде RS-триггера 10, S- и R-входы и выход которого являются синхровходом, входом сброса готовности и выходом готовности блока 8 синхронизации соответственно, причем вход сброса готовности соединен с выходом стробирования приемника 5 данных; блок 8 синхронизации выполнен в виде D-триггера 11, S-, C- и R-входы и выход которого являются синхровходом, дополнительным синхровходом, входом сброса готовности и выходом готовности блока 8 синхронизации соответственно, причем D-вход триггера 11 соединен с шиной нулевого сигнала, а дополнительный синхровход - с выходом тактового генератора 1. The multi-channel recorder consists of a clock generator 1 and a multi-channel ADC 2 with normalizers 3 at the inputs, a normalizer control shaper 4 connected to the control inputs of the normalizers 3, a data receiver 5, a counter-divider 6 connected by an input to the output of a clock generator 1 and a start input ADC 2, the counting output - with the control input of the ADC 2, the storage device 7, connected by the input to the output of the ADC 2, the output - with the input of the receiver 5 data, the input of the recording control - with the output of the end of the AD conversion 2, the sync input - with the output of the division or with the counting output of the counter-divider 6, the input of the read control - with the output of the strobing output of the data receiver 5 and the synchronization unit 8 connected by the sync input to the output of the division of the counter-divider 6, and the data receiver 5 has a control input connected with the output of the synchronization unit 8, and the input of the shaper 4 control normalizers 3 is connected to the output of the division or the counting output of the counter-divider 6 (Fig. 1). Block 8 synchronization is made in the form of a single vibrator 9, the input and output of which are the sync input and the output of the readiness of block 8 synchronization, respectively; synchronization unit 8 is made in the form of an RS-flip-flop 10, S- and R-inputs and the output of which is a sync input, a ready reset input and a ready output of a synchronization unit 8, respectively, whereby the ready reset input is connected to the gate output of the data receiver 5; synchronization unit 8 is made in the form of a D-flip-flop 11, S-, C- and R-inputs and the output of which is a sync input, an additional sync input, a ready reset input and a ready output of a synchronization unit 8, respectively, and the D-trigger input 11 is connected to the zero bus signal, and an additional clock input - with the output of clock generator 1.

Регистратор работает следующим образом. Генератор 1 вырабатывает тактовые сигналы f системы, поступающие на счетчик-делитель 6 с коэффициентом деления (счета) n, равным числу нормализаторов 3 системы (фиг. 1). Счетчик-делитель 6 считает тактовые сигналы f и выдает на выходе деления сигнал f/n цикла нормализации через каждые n тактовых сигналов f, а на счетном выходе - кодовый сигнал или дешифрированный эквивалент числа считаемых тактовых сигналов f. АЦП 2 запускается каждым тактовыми сигналом f, а через управляющий вход последовательно в соответствии с сигналами со счетного выхода счетчика-делителя 6 подключает информационные входы для аналого-цифрового преобразования сигналов нормализаторов 3 с цикличностью, равной циклу нормализации (время преобразования нормализаторов 3). Все нормализаторы 3 работают синхронно, по управляющим сигналам формирователя 4 управления нормализаторами 3 запускаются синхронно с сигналом f/n цикла нормализации и по окончании его в следующем цикле имеют на своих устройствах выходной аналоговой памяти соответствующие результаты предыдущего цикла нормализации. Запоминающее устройство 7 принимает цифровые результаты с АЦП 2 по сигналам его конца преобразования, поступающим на вход управления записью запоминающего устройства 7. Однозначность порядка (начала) укладки в запоминающем устройстве 7 результатов в соответствии с расположением нормализаторов обеспечивается сигналами на синхровходе запоминающего устройства 7, которыми могут быть сигнал f/n цикла нормализации с выхода деления либо со счетного выхода счетчика-делителя 6. Считывание результатов из запоминающего устройства 7 осуществляется приемником 5 данных последовательно по сигналам на входе управления считыванием. Таким образом, нормализация входных сигналов, аналого-цифровое преобразование и запись результатов в запоминающее устройство 7 происходят циклически, безостановочно, синхронно с работой генератора 1 и счетчика-делителя 8 независимо от работы приемника 5 данных. Приемник 5 принимает пакет последовательных n результатов непосредственно после появления каждого сигнала на выходе готовности данных блока 8 синхронизации. Прием каждого результата в приемнике 5 данных сопровождается стробирующим сигналом на его выходе стробирования. Сигналы управления для приемника 5 данных вырабатываются блоком 8 синхронизации, исходным сигналом для работы которого является сигнал цикла нормализации на его синхровходе. The registrar works as follows. The generator 1 generates clock signals f of the system, arriving at the counter-divider 6 with a division ratio (count) n equal to the number of normalizers 3 of the system (Fig. 1). Counter-divider 6 counts the clock signals f and generates a signal f / n of the normalization cycle at the output of the division every n clock signals f, and at the counting output, a code signal or the decoded equivalent of the number of read clock signals f. ADC 2 is triggered by each clock signal f, and through the control input sequentially, in accordance with the signals from the counting output of the counter-divider 6, connects information inputs for analog-to-digital conversion of normalizer signals 3 with a cycle equal to the normalization cycle (normalizer conversion time 3). All normalizers 3 work synchronously, according to the control signals of the generator 4, the control of normalizers 3 are launched synchronously with the signal f / n of the normalization cycle and, at the end of the next cycle, they have the corresponding results of the previous normalization cycle on their devices of the output analog memory. The storage device 7 receives digital results from the ADC 2 according to the signals of its conversion end, which are input to the recording control of the storage device 7. The order (beginning) of storing the results in the storage device 7 is unambiguous in accordance with the location of the normalizers by the signals on the clock input of the storage device 7, which can be the signal f / n of the normalization cycle from the output of the division or from the counting output of the counter-divider 6. Reading the results from the storage device 7 is carried out the data receiver 5 sequentially according to the signals at the input of the read control. Thus, the normalization of the input signals, analog-to-digital conversion and recording the results in the storage device 7 occur cyclically, non-stop, synchronously with the operation of the generator 1 and the counter-divider 8, regardless of the operation of the data receiver 5. The receiver 5 receives a packet of consecutive n results immediately after the appearance of each signal at the data ready output of the synchronization unit 8. The reception of each result in the data receiver 5 is accompanied by a gating signal at its gating output. Control signals for the data receiver 5 are generated by the synchronization unit 8, the initial signal for which is the normalization cycle signal at its sync input.

В простейшем случае блок 8 синхронизации представляет собой одновибратор 9 (фиг. 2), запускающийся сигналом f/n цикла нормализации и вырабатывающий импульс сигнала "ГотД" готовности данных длительностью не менее времени, необходимого на его анализ, цифровым устройством 5 и не более времени цикла нормализации, уменьшенного на ту же величину времени анализа (фиг. 3). Алгоритм работы приемника 5 данных показан на фиг. 8. Перед пуском системы в приемнике 5 данных отводят место для К пакетов по n результатов измерения. С пуском системы обнуляется счетчик пакетов в приемнике 5 данных оператором М=0, увеличивается на "1" оператором М=М+1 и приемник 5 приступает к анализу момента появления на его управляющем входе от блока 8 синхронизации сигнала "ГотД". Появлением "ГотД" считается факт наличия этого сигнала сразу же после его отсутствия (путем анализа самого сигнала "ГотД"). Если после анализа делается отрицательное заключение по появлению "ГотД" ("Нет"), приемник 5 возвращается на исходную позицию анализа; если положительное ("Да") - обнуляется счетчик результатов в текущем пакете (J= 0), увеличивается на "1" (J=J+1) и принимается приемником 5 J-й результат М-го пакета. Далее проверяется условие J=n, означающее, принят ли последний (n-й) результат пакета или нет. Если "Нет" - переход на оператор J=J+1, если "Да" - анализ условия М=К, означающего, принят ли последний К-й пакет или нет. Если "Нет" - переход на оператор М=М+1, если "Да" - "Стоп". Входные сигналы нормируются и заносятся в свои выходные устройства аналоговой памяти за время Т_н цикла нормализации. АЦП 2 по сигналам со счетного выхода счетчика-делителя 6 (для переключения входов АЦП 2) и по сигналам f с генератора (для запуска АЦП 2) для каждого пакета вырабатывает последовательно n цифровых результатов, соответствующих сигналам на выходах n нормализаторов 3. При этом по окончании преобразования каждого результата своим сигналом конца преобразования АЦП 2 переписывает его в запоминающее устройство 7. Приемник 5 принимает последовательно n результатов измерения из запоминающего устройства 7 по каждому сигналу "ГотД". Следовательно, пакеты результатов измерений поступают в приемник с периодом, равным времени Т_н цикла нормализации, что существенно меньше, чем у прототипа.In the simplest case, the synchronization unit 8 is a single-vibrator 9 (Fig. 2), triggered by a normalization cycle signal f / n and generating a data signal ready signal “GotD” with a duration of at least the time required for its analysis, by a digital device 5 and not more than the cycle time normalization, reduced by the same amount of analysis time (Fig. 3). The operation algorithm of the data receiver 5 is shown in FIG. 8. Before starting the system in the data receiver 5, there is a place for K packets of n measurement results. With the start of the system, the packet counter in the data receiver 5 is reset by the operator M = 0, increases by "1" by the operator M = M + 1, and the receiver 5 proceeds to analyze the moment the "GotD" signal appears on its control input from the synchronization unit 8. The appearance of “GotD” is considered the fact of the presence of this signal immediately after its absence (by analyzing the GotD signal itself). If, after analysis, a negative conclusion is made on the appearance of "GotD"("No"), receiver 5 returns to the initial position of the analysis; if positive ("Yes") - the result counter in the current packet is cleared (J = 0), incremented by "1" (J = J + 1) and receiver 5 receives the Jth result of the Mth packet. Next, the condition J = n is checked, which means whether the last (nth) result of the packet is accepted or not. If “No” - transition to the operator J = J + 1, if “Yes” - analysis of the condition M = K, which means whether the last K-th packet is accepted or not. If "No" - go to the operator M = M + 1, if "Yes" - "Stop". The input signals are normalized and entered into their output devices of the analog memory during the T _n normalization cycle. ADC 2, according to the signals from the counting output of the counter-divider 6 (to switch the inputs of ADC 2) and according to the signals f from the generator (to start ADC 2), for each packet produces sequentially n digital results corresponding to the signals at the outputs of n normalizers 3. at the end of the conversion of each result with its end-to-end signal, the ADC 2 rewrites it to memory 7. Receiver 5 receives sequentially n measurement results from memory 7 for each “GOTD” signal. Therefore, the packets of measurement results arrive at the receiver with a period equal to the time T _n of the normalization cycle, which is significantly less than that of the prototype.

Блок 8 синхронизации может быть выполнен с входом сброса готовности, соединенным с выходом стробирования приемника 5 данных, например, на базе RS-триггера 10, S, R-входы и выход которого являются синхровходом, входом сброса готовности и выходом готовности блока 8 синхронизации соответственно (фиг. 4). В этом случае триггер 10 устанавливается в "1" (выставление "ГотД") сигналом f/n цикла нормализации на синхровходе блока 8 синхронизации, а в "0" (сбрасывание "ГотД") - сигналом "СД" стробирования приемника 5 данных на входе сброса готовности (фиг. 5). Сигнал на выходе триггера 10 является сигналом "ГотД". Synchronization block 8 can be performed with a ready reset input connected to the gating output of the data receiver 5, for example, based on the RS flip-flop 10, S, R inputs and output of which are a sync input, a ready reset input, and a ready output of synchronization block 8, respectively ( Fig. 4). In this case, trigger 10 is set to “1” (setting “GotD”) by the signal f / n of the normalization cycle at the sync input of synchronization unit 8, and to “0” (resetting “GotD”) - by the signal “SD” of the gate of the data receiver 5 readiness reset (Fig. 5). The signal at the output of the trigger 10 is the signal "GotD".

Блок 8 синхронизации может быть выполнен с дополнительным синхровходом, соединенным с выходом тактового генератора 1, например, на базе D-триггера 11 (фиг. 6). Установка триггера 11 в "1" при формировании на его выходе сигнала "ГотД" осуществляется сигналом f/n цикла нормализации на синхровходе блока 8 синхронизации. Сброс сигнала "ГотД" записью "0" в триггер 11 осуществляется сигналом "СД" стробирования на входе сброса готовности блока 8 синхронизации при приеме результатов (данных) приемником 5 данных. Если прием данных не начат в начале цикла нормализации, то сигнал "ГотД" сбрасывается сигналом f на дополнительном синхровходе блока 8 синхронизации (фиг. 7), что гарантирует прием данных без риска искажения при попадании на момент смены результатов в запоминающем устройстве 7 в начале цикла нормализации в случае, когда приемник 5 данных по каким-либо причинам задержался с приемом данных, соответствующих выданному сигналу "ГотД". В обоих последних вариантах выполнения блока 8 синхронизации в алгоритме приемника 5 данных не требуется анализировать "появление" сигнала "ГотД" - достаточно установить факт его наличия. Block 8 synchronization can be performed with an additional clock input connected to the output of the clock generator 1, for example, based on the D-trigger 11 (Fig. 6). Setting trigger 11 to "1" when generating a "GotD" signal at its output is carried out by the signal f / n of the normalization cycle at the sync input of synchronization block 8. The GotD signal is reset by writing “0” to the trigger 11 by the gate signal “SD” at the input of the ready reset of the synchronization unit 8 when the data (data) is received by the data receiver 5. If the data reception is not started at the beginning of the normalization cycle, the GotD signal is reset by the f signal at the additional sync input of the synchronization unit 8 (Fig. 7), which guarantees the reception of data without the risk of distortion when the results are received in the storage device 7 at the beginning of the cycle normalization in the case when the data receiver 5 for some reason was delayed in receiving data corresponding to the issued signal "GotD". In both last versions of the execution of the synchronization unit 8 in the algorithm of the data receiver 5, it is not necessary to analyze the "appearance" of the "GotD" signal - it is enough to establish the fact of its presence.

В качестве многоканального АЦП 2 в системе может быть использован один АЦП с аналоговым коммутатором входов либо АЦП с цифровым коммутатором на выходе. При связи синхровхода запоминающего устройства 7 со счетным выходом счетчика-делителя 6 переключение адреса принимаемых цифровых результатов осуществляется кодом счетчика-делителя 6, при связи с выхода деления в запоминающем устройстве 7 должен быть свой счетчик сигналов по входу управления записью с синхронизацией его по синхровходу запоминающего устройства 7 сигналом с выхода деления счетчика-делителя 6. Запоминающее устройство 7 может быть и однопортовым, но потребуется АЦП с более высоким быстродействием, чем в случае двухпортового запоминающего устройства 7. При двухпортовом запоминающем устройстве 7 переключение портов осуществляется по сигналам синхровходах. В качестве приемника 5 данных могут быть использованы микропроцессоры, мини- и микроЭВМ или специальные цифровые автоматы и цифровые регистраторы. Приведены: простейший вариант выполнения блока 11 синхронизации с использованием одновибратора 9 и на триггерах 10 и 11 со сбросом готовности. Возможны и другие модификации выполнения блока 8 синхронизации и алгоритмов работы приемника 5 данных. Вместо триггера 10 (фиг. 4) можно использовать счетчик с дешифратором для снятия сигнала "ГотД" по последнему результату в пакете, что может упростить алгоритм приемника 5 во время приема пакета результатов за счет исключения алгоритмического (программного) счета номеров результатов в пакете. Для случаев, когда стробирующие сигналы не используются для сбросов готовностей, в алгоритмах должен присутствовать для сигналов готовностей анализ их "появления"; если используются, то анализ их наличия. Формирователь 4 управления нормализаторами 3 выполняет задачу выработки необходимых сигналов функционирования нормализаторов 3. Конкретное исполнение его зависит от принципа, заложенного в работу нормализаторов 3. На вход его должен быть подан сигнал, позволяющий синхронизировать работу нормализаторов 3 с работой счетчика-делителя 6, чтобы обеспечить циклическую работу нормализаторов 3 синхронно с рассмотренными ранее блоками. As a multi-channel ADC 2 in the system, one ADC with an analog input switch or an ADC with a digital output switch can be used. When the synchronization input of the storage device 7 is connected with the counting output of the counter-divider 6, the address of the received digital results is switched by the code of the counter-divider 6, when communicating with the output of the division, the memory 7 must have its own signal counter at the recording control input with its synchronization via the synchronization input of the storage device 7 by the signal from the output of the division of the counter-divider 6. The memory device 7 can be single-port, but it will require an ADC with higher speed than in the case of a dual-port the storage device 7. When dual-port storage device 7, the switching of ports is carried out by the signals of the sync inputs. As the receiver 5 of the data can be used microprocessors, mini- and microcomputers, or special digital machines and digital recorders. The following are given: the simplest embodiment of the synchronization block 11 using the single-vibrator 9 and on the triggers 10 and 11 with the readiness reset. Other modifications of the execution of block 8 synchronization and algorithms of the receiver 5 data. Instead of trigger 10 (Fig. 4), you can use a counter with a decoder to remove the "GotD" signal according to the last result in the packet, which can simplify the algorithm of receiver 5 while receiving the result packet by eliminating the algorithmic (software) calculation of the result numbers in the packet. For cases when gate signals are not used for readiness resets, an analysis of their “appearance” should be present in the algorithms for readiness signals; if used, then an analysis of their presence. Shaper 4 control normalizers 3 performs the task of generating the necessary signals for the functioning of normalizers 3. Its specific implementation depends on the principle laid down in the work of normalizers 3. A signal must be supplied to it to synchronize the work of normalizers 3 with the work of the counter-divider 6 to ensure cyclic the work of normalizers 3 synchronously with the previously considered blocks.

Изобретение обладает существенно большим быстродействием. Постоянный циклический режим работы нормализаторов и АЦП положительно сказывается на точности результатов измерения за счет улучшения их повторяемости. Возможность построения АЦП с коммутатором на входе устраняет погрешности из-за неидентичности аналого-цифрового преобразования для разных нормализаторов, существенно упрощает и удешевляет конструкцию регистратора, увеличивая, кроме того, его надежность и уменьшая затраты на метрологическое обеспечение. Все это выгодно отличает данное техническое решение от ранее известных. The invention has significantly greater speed. The constant cyclic mode of operation of the normalizers and the ADC positively affects the accuracy of the measurement results by improving their repeatability. The ability to build an ADC with a switch at the input eliminates errors due to the non-identity of the analog-to-digital conversion for different normalizers, significantly simplifies and cheapens the design of the recorder, increasing its reliability and reducing the cost of metrological support. All this distinguishes this technical solution from previously known ones.

Claims

1. A MULTI-CHANNEL RECORDER containing a clock, a multi-channel analog-to-digital converter with input normalizers, a control driver, normalizers, an output connected to the control inputs of the normalizers and a data receiver, characterized in that, in order to increase speed, accuracy and reliability, it a counter-divider, a storage device and a synchronization unit are introduced, the sync input of which is connected to the output of the division of the counter-divider, the input of which is connected to the output of the clock generator and the start input of the analog-to-digital converter, and the counting input - with the control input of the analog-to-digital converter, the output of which is connected to the information input of the storage device, the output of which is connected to the input of the data receiver, the recording control input - with the output of the end of the conversion of the analog-to-digital converter, sync input with the output of the division or with the counting input of the counter-divider, and the control input with the gate output of the receiver, the controlled input of which is connected to the output of the synchronization unit And input control normalizers shaper connected to the input or dividing the count input of the counter-divider.

2. The registrar according to claim 1, characterized in that the synchronization unit is made in the form of a single vibrator, the input and output of which are the sync input and the ready output of the synchronization unit, respectively.

3. The registrar according to claim 1, characterized in that the synchronization unit is made in the form of an RS trigger, S- and R-inputs and the output of which are a sync input, a ready input and a ready output of a synchronization unit, respectively, wherein the ready reset input is connected to the strobe output data receiver.

4. The registrar according to claim 1, characterized in that the synchronization unit is made in the form of a D-trigger, S-, C- and R-inputs and the output of which is a sync input, an additional sync input, a ready reset input and a ready output of a synchronization unit, respectively, The trigger D-input is connected to the zero signal bus, and the additional clock input is connected to the output of the clock generator.