RU2013015C1

RU2013015C1 - Device for clock synchronization of digital signal

Info

Publication number: RU2013015C1
Authority: RU
Inventors: А.Н. Федоров
Original assignee: Центральный Научно-Исследовательский Институт Связи
Priority date: 1992-03-24
Filing date: 1992-03-24
Publication date: 1994-05-15

Abstract

FIELD: electric communication. SUBSTANCE: device for clock synchronization of digital signal has register, information input, synchronization signal input, counter, three AND gates, ten flip-flops, three AND gates, two NOR gates, information output, synchronization signal output, logic one output and common wire. EFFECT: increased accuracy of synchronization. 1 dwg

Description

Изобретение относится к технике электрической связи и может найти применение в цифровых системах передачи информации. The invention relates to techniques for electrical communications and may find application in digital information transmission systems.

Цель - повышение точности синхронизации цифрового сигнала. The goal is to increase the accuracy of digital signal synchronization.

На чертеже представлена структурная электрическая схема предлагаемого устройства. The drawing shows a structural electrical diagram of the proposed device.

Устройство для тактовой синхронизации цифрового сигнала содержит регистр 1, информационный вход 2, вход 3 синхросигнала, счетчик 4, первый, второй и третий элементы И 5-7, первый триггер 8, первый, второй и третий элементы НЕ 9-11, первый и второй элементы ИЛИ-НЕ 12 и 13, информационный выход 14, выход 15 синхросигнала, вход 16 логической единицы, общую шину 17, второй, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый и десятый триггеры 18-26. A device for clock synchronization of a digital signal contains a register 1, information input 2, input 3 of the clock signal, counter 4, the first, second and third elements And 5-7, the first trigger 8, the first, second and third elements NOT 9-11, the first and second OR-NOT elements 12 and 13, information output 14, clock output 15, logical unit input 16, common bus 17, second, third, fourth, fifth, sixth, seventh, eighth, ninth and tenth triggers 18-26.

Устройство для тактовой синхронизации цифрового сигнала работает следующим образом. A device for clock synchronization of a digital signal operates as follows.

На последовательный вход 16-ти разрядного сдвигающего регистра 1, поступает объединенный двоичный сигнал (ОДС) и сигнал тактовой частоты (ТЧ). С параллельных выходов регистра 1 сигналы поступают на входы элемента И 7, причем выход старшего разряда регистра 1 соединен с элементом И 6 через элемент НЕ 10. ОДС получен объединением информационного двоичного сигнала (ИДС) и октетного сигнала (ОС) следующим образом: в один период ТЧ нечетную позицию полуперирода занимает ИДС, а четную позицию - ОС. ОС - это синхросигнал, представляющий из себя следующий сигнал: 11111110 (каждый восьмой нуль). At the serial input of the 16-bit shift register 1, the combined binary signal (ODS) and a clock frequency (PM) signal are received. From the parallel outputs of register 1, the signals are supplied to the inputs of the element And 7, and the output of the highest bit of register 1 is connected to the element And 6 through the element NOT 10. The ODS is obtained by combining the information binary signal (IDS) and the octet signal (OS) as follows: in one period The odd position of the half-period is occupied by the IDS, and the even position by the OS. OS is a clock signal, which is the following signal: 11111110 (every eighth zero).

Поэтому при появлении комбинации 11111110 на выходе элемента И 6 формируется уровень логической единицы, который затем поступает на S-вход триггера 19, на D-входе которого постоянно находится уровень логического нуля. С выхода триггера 19 любой сигнал всегда проходит на вход элемента И 7, через триггер 20, если на S-входе триггера 20 находится низкий уровень. При уровне логической единицы на входе элемента И 7 ТЧ проходит на счетный вход счетчика 4. Следовательно, положительный импульс, приходящий от элемента И 6, проходя через триггеры 19 и 20, разрешает поступление ТЧ через элемент И 7 на счетчик 4, у которого по окончании цикла деления на 16 на выходах устанавливаются уровни логической единицы, которые идут на элемент И 5, на выходе которого вырабатывается положительный импульс, который поступает на C-вход триггера 19. Очевидно, самый первый после включения схемы положительный импульс на выходе И 6 может возникнуть как за счет дешифровки истинных посылок октетного сигнала (ОС), так и за счет дешифровки ложной октетной комбинации, образовавшейся в информационном сигнале (ИДС). В первом случае импульс с выхода И 6 будет периодичным с периодом 16 тактов ИДС, во втором случае - такое периодичности не будет. Если импульс с входа И 6 периодичен, то к концу цикла деления на 16, т. е. когда поступает положительный импульс с выхода И 5 на C-вход, одновременно на S-вход триггера 19 поступает сигнал с выхода элемента И 6 и счетчик 4 без какого-либо перерыва повторяет цикл деления и так далее, т. е. счетчик 4 работает "условно непрерывно", причем эта непрерывность поддерживается импульсами с выхода элемента И 6. Therefore, when a combination of 11111110 appears at the output of the And 6 element, a level of a logical unit is formed, which then goes to the S-input of trigger 19, at the D-input of which there is always a logic zero level. From the output of the trigger 19, any signal always passes to the input of the And element 7, through the trigger 20, if the S-input of the trigger 20 is low. At the level of a logical unit at the input of the And 7 element, the PM passes to the counting input of the counter 4. Therefore, the positive pulse coming from the And 6 element, passing through the triggers 19 and 20, allows the PM to pass through the And 7 element to the counter 4, which at the end dividing the circuit by 16 at the outputs, the levels of the logical unit are established, which go to the And 5 element, the output of which produces a positive pulse that goes to the C-input of the trigger 19. Obviously, the very first positive pulse at the And 6 output after switching on the circuit This can occur both due to decryption of the true octet signal (OS) parcels and due to decryption of the false octet combination formed in the information signal (IDS). In the first case, the pulse from the output And 6 will be periodic with a period of 16 clock cycles IDS, in the second case - such a periodicity will not. If the pulse from input And 6 is periodic, then by the end of the division cycle by 16, that is, when a positive pulse comes from output And 5 to the C input, at the same time the signal from the output of And 6 and the counter 4 goes to the S-input of trigger 19 repeats the division cycle without any interruption, and so on, that is, counter 4 operates "conditionally continuously", and this continuity is maintained by pulses from the output of the And 6 element.

Если импульс с выхода И 6 периодичен, то по окончании цикла деления на 16, элемент И 5 вырабатывает положительный импульс, поступающий на C-вход триггера 19 и закрывает уровнем логического нуля с выхода триггера 19 поступление ТЧ, т. е. счетчик 4 прерывается до поступления следующего положительного импульса с выхода элемента И 6. If the pulse from the output of And 6 is periodic, then at the end of the division cycle by 16, the And 5 element generates a positive pulse that arrives at the C-input of trigger 19 and closes the logic supply from the output of trigger 19 with a logic zero, that is, counter 4 is interrupted until the receipt of the next positive impulse from the output of element And 6.

С выхода элемента И 6 сигналы также поступают на вход D-триггера 26, а с выхода элемента И 5 поступает на D-вход триггера 21. В эти два входные триггера записываются положительные импульсы окончания деления на 16 и импульсы с выхода элемента И 5, которые поступают соответственно на D-вход триггера 21 и на C-входы триггеров 22-24, т. е. в этих трех триггерах накапливается число совпадений (или несовпадений) импульсов с выхода элемента И 6 и импульсов с выхода элемента И 5. В результате по приходу трех нолей или трех единиц на входы элементов ИЛИ-НЕ 12 и 13 с Q- выходом и инверсных Q-выходов триггеров 22-24 вырабатываются активные сигналы совпадения или несовпадения на выходах элементов ИЛИ-НЕ 12 и 13, которые поступают на триггер 8. From the output of the And 6 element, the signals also go to the input of the D-flip-flop 26, and from the output of the And-5 element goes to the D-input of the flip-flop 21. Positive impulses of the end of division by 16 and pulses from the output of the And-5 element, which are respectively, they arrive at the D-input of trigger 21 and the C-inputs of triggers 22-24, i.e., in these three triggers the number of matches (or mismatches) of pulses from the output of element And 6 and pulses from the output of element And 5. accumulate the arrival of three zeros or three units at the inputs of the elements OR NOT 12 and 13 with Q- you and inverse Q-outputs of triggers 22-24 are generated active signals of coincidence or mismatch at the outputs of the elements OR NOT 12 and 13, which are received on the trigger 8.

По приходу с выхода элемента ИЛИ-НЕ 12 на С-вход триггера 8 сигнала совпадения с инверсного выхода этого триггера 8 поступает разрешающий сигнал на входы S-установки триггера 18 и на R-вход триггера 25 и происходит выдача ОДС через триггер 18 и ОС через триггер 25. Этот же сигнал переводит счетчик 4 в "истинно-непрерывное" состояние, устанавливая на выходе триггера 20 через элемент НЕ 9 разрешающий уровень для поступления ТЧ, независимо от поступления сигналов с выхода элемента И 6. По приходу же сигнала несовпадений блокируется выдача сигналов ОБС и ОС через триггеры 18 и 25 в обратном порядке. Upon arrival from the output of the OR-NOT 12 element to the C-input of trigger 8, a coincidence signal from the inverse output of this trigger 8 receives an enable signal to the inputs of the S-setup of trigger 18 and to the R-input of trigger 25 and the ODS is issued through trigger 18 and OS through trigger 25. The same signal puts counter 4 in a “truly continuous” state, setting the output level of trigger 20 through element HE 9 as the enable level for PM input, regardless of the signals received from the output of element 6. 6. Upon the arrival of the mismatch signal, signal output is blocked OBS and O C through triggers 18 and 25 in reverse order.

Claims

DEVICE FOR TACT SYNCHRONIZATION OF A DIGITAL SIGNAL, containing a register, the information and clock inputs of which are respectively the information input and the clock signal input of the device, as well as the first, second and third elements AND, the first and second elements OR - NOT, the first trigger and counter, the outputs of which are connected to the inputs of the first element And, while the information input of the first trigger is the input of the logical unit of the device, characterized in that the first, second and third elements are NOT entered, the second is the tenth trigger s, while the outputs of the first and second elements OR are NOT connected respectively to the clock input and the input of the setting at “0” of the first trigger, the inverse output of which is connected to the input of the setting at “1” of the second trigger, the input of the setting at “0” of the ninth trigger and through the first element, NOT to the installation input in "1" of the fourth trigger, the clock input of which is connected to the input of the logical unit of the device, and the direct output of the third trigger, the information input of which is connected to the common bus, is connected to the information input of the fourth trigger, m the direct output of the fourth trigger is connected to the perm input of the third AND element, the output of which is connected to the counter input, and the second input of the third AND element is connected to the input of the third NOT element, the clock inputs of the tenth trigger and register, the first output of which is connected to the information input of the second trigger and through the element NOT to the first input of the second element And, to the remaining inputs of which the corresponding outputs of the register are connected, and the output of the second element And is connected to the installation input in "1" of the third trigger and information the input of the tenth trigger, the direct output of which is connected to the clock inputs of the sixth to eighth triggers and the information input of the ninth trigger, to the clock input of which, as well as the clock input of the second trigger, the corresponding counter output is connected, while the output of the first element And is connected to the clock input of the third trigger and the information input of the fifth trigger, to the clock input of which the output of the third element is NOT connected, and the direct output of the fifth trigger is connected to the information input of the sixth trigger, direct output for which it is connected to the first input of the first OR element - NOT and the information input of the seventh trigger, the direct output of which is connected to the second input of the first element OR - NOT and the information input of the eighth trigger, the direct and inverse outputs of which are connected respectively to the third input of the first element OR - NOT and the first input of the second OR element is NOT, the second and third inputs of which are connected to the inverse outputs of the seventh and sixth triggers, respectively, while the direct outputs of the second and ninth clock signals are Xia respectively data output device and output clock signal.