RU2012153C1

RU2012153C1 - Digital switchboard

Info

Publication number: RU2012153C1
Authority: RU
Inventors: В.А. Буланов; Т.А. Буланова; В.А. Горохов; С.В. Горохов; Б.И. Левашов
Original assignee: Московский технический университет связи и информатики
Priority date: 1991-06-11
Filing date: 1991-06-11
Publication date: 1994-04-30

Abstract

FIELD: electric communication engineering. SUBSTANCE: switchboard has V+V' format conversion units, where V is number of incoming lines, V' is number of outgoing lines, 1 groups of switches, γ_i switches per group, one synchronizing unit. Format conversion unit has nine buffer units, two storage units, two OR gates, five multiplexors, four switches, one more storage unit, one counter, one flip-flop, one NOT gate. EFFECT: reduced delay time of signal transmitted in time-varying channel through digital group switchboard, simplified design due to reduced quantity of data storage device locations. 5 dwg

Description

Изобретение относится к технике электрической связи и может использоваться в системах автоматической коммутации. The invention relates to techniques for electrical communication and can be used in automatic switching systems.

Цель изобретения - уменьшение временных задержек сигнала, передаваемого во временном канале через звеньевое цифровое коммутационное поле, и упрощение устройства путем уменьшения количества ячеек информационного запоминающего устройства. The purpose of the invention is to reduce the time delays of a signal transmitted in a time channel through a digital digital switching field, and to simplify the device by reducing the number of cells of the information storage device.

На фиг. 1 изображена структурная схема предлагаемого цифрового коммутационного поля. In FIG. 1 shows a structural diagram of the proposed digital switching field.

Цифровое коммутационное поле содержит (V + V') блоков преобразования формата 1, l звеньев коммутаторов 2 по γ_i коммутаторов 2 в каждом звене цифрового коммутационного поля (

ji коммутаторов 2), блок синхронизации 3, при этом во входе V блоков преобразования формата 1 включены V линий, имеющих n временных каналов с многоразрядной организацией, выходы V блоков преобразования формата 1 соединены с соответствующими входами γ_i коммутаторов 2 первого звена цифрового коммутационного поля, выходы γ_i коммутаторов 2 последнего (l) звена цифрового коммутационного поля соединены линиями с временным уплотнением с входами других V' блоков преобразования формата 1, в выходы которых включены V' линий, имеющих m временных каналов с многоразрядной организацией, входы управления (V+V') блоков преобразования формата 1 всех коммутаторов 2 цифрового коммутационного поля соединены многоразрядной шиной с выходом блока синхронизации 3, на первый и второй входы которого поступают соответственно сигналы цикловой F_ц 1/Т_цсинхронизации и тактовой синхронизации F_Т= b/t_b от генератора тактовых импульсов.The digital switching field contains (V + V ') conversion units of the format 1, l of the links of the switches 2 by γ _{i of the} switches 2 in each link of the digital switching field (

ji of switches 2), synchronization block 3, while V lines having n temporary channels with multi-bit organization are included in the input of V conversion units of format 1, the outputs of V conversion units of format 1 are connected to the corresponding inputs γ _{i of} switches 2 of the first link of the digital switching field, the outputs γ _{i of the} switches 2 of the last (l) link of the digital switching field are connected by time-multiplexed lines with the inputs of other V 'format conversion units 1, the outputs of which include V' lines having m time channels with multiple by a bit-wise organization, the control inputs (V + V ') of the conversion units of the format 1 of all the switches 2 of the digital switching field are connected by a multi-bit bus to the output of the synchronization unit 3, the first and second inputs of which respectively receive cyclic signals F _c 1 / T _c synchronization and clock synchronization F _T = b / t _b from the clock.

На фиг. 2 изображена функциональная схема блока преобразования формата 1. In FIG. 2 is a functional diagram of a format 1 conversion unit.

Блок преобразования формата 1 содержит девять буферных блоков 4-12, два запоминающих блока 13 и 14, два элемента ИЛИ 15 и 16, пять мультиплексоров 17-21, четыре коммутатора 22-25, блок памяти 26, счетчик 27, триггер 28, элемент НЕ 29, причем во входы буферных блоков 4 и 5 и в выходы буферных блоков 6 и 7 включены линии, содержащие временные каналы с многоразрядной организацией, выход буферного блока 4 соединен с информационным входом запоминающего устройства 14, информационный выход которого соединен с входом буферного блока 6, выход буферного блока 5 соединен с информационным входом запоминающего блока 13, информационный выход которого соединен с входом буферного блока 7. The format 1 conversion unit contains nine buffer units 4-12, two storage units 13 and 14, two OR elements 15 and 16, five multiplexers 17-21, four switches 22-25, a memory unit 26, a counter 27, a trigger 28, an element NOT 29, wherein the inputs of the buffer blocks 4 and 5 and the outputs of the buffer blocks 6 and 7 include lines containing temporary channels with multi-bit organization, the output of the buffer block 4 is connected to the information input of the storage device 14, the information output of which is connected to the input of the buffer block 6, the output of the buffer unit 5 is connected to and information input of the storage unit 13, the information output of which is connected to the input of the buffer unit 7.

Выход триггера 28 соединен с управляющим входом буферного блока 4, управляющим входом буферного блока 7, вторыми входами мультиплексоров 17-20, первым входом элемента ИЛИ 16, инверсный выход триггера 28 соединен с управляющим входом буферного блока 5, управляющим входом буферного блока 6, первым входом элемента ИЛИ 15 и первыми входами мультиплексоров 17-20, выход схемы ИЛИ 15 соединен с управляющим входом запоминающего блока 13, выход элемента ИЛИ 16 соединен с управляющим входом запоминающего блока 14, выходы коммутаторов 22 и 23 соединены с адресным входом запоминающего блока 13 многоразрядной шиной. Выходы коммутаторов 24 и 25 соединены с адресным входом запоминающего блока 14 многоразрядной шиной, управляющие входы мультиплексоров 17-21 соединены с выходом буферного блока 13, вторые входы элемента ИЛИ 15 и 16 соединены с выходом буферного блока 8, входы коммутаторов 23 и 24 соединены с выходом блока памяти 26 многоразрядной шиной, входы коммутаторов 22, 25 и адресный вход блока памяти 26 соединены с выходом счетчика 27, вход сброса которого соединен с выходом элемента НЕ 29, счетный вход счетчика 27 соединен с выходом буферного блока 9, выход мультиплексора 21 соединен с входами триггера 28 и элемента НЕ 29, первый и второй входы мультиплексора 21 соединены соответственно с выходами буферных блоков 10 и 11. The trigger output 28 is connected to the control input of the buffer block 4, the control input of the buffer block 7, the second inputs of the multiplexers 17-20, the first input of the OR element 16, the inverse output of the trigger 28 is connected to the control input of the buffer block 5, the control input of the buffer block 6, the first input the OR element 15 and the first inputs of the multiplexers 17-20, the output of the OR circuit 15 is connected to the control input of the storage unit 13, the output of the OR element 16 is connected to the control input of the storage unit 14, the outputs of the switches 22 and 23 are connected to the address input home storage unit 13, a multibit bus. The outputs of the switches 24 and 25 are connected to the address input of the storage unit 14 by a multi-bit bus, the control inputs of the multiplexers 17-21 are connected to the output of the buffer unit 13, the second inputs of the OR element 15 and 16 are connected to the output of the buffer unit 8, the inputs of the switches 23 and 24 are connected to the output the memory block 26 by a multi-bit bus, the inputs of the switches 22, 25 and the address input of the memory block 26 are connected to the output of the counter 27, the reset input of which is connected to the output of the element HE 29, the counting input of the counter 27 is connected to the output of the buffer unit 9, the output is multiplex litter 21 is connected to the inputs of the trigger 28 and the element NOT 29, the first and second inputs of the multiplexer 21 are connected respectively to the outputs of the buffer blocks 10 and 11.

На фиг. 3 представлены временные диаграммы тактового и циклового сигналов синхронизации, поступающих от генератора тактовых импульсов, а также временные диаграммы сигналов управления, формируемых блоком синхронизации 3. In FIG. 3 shows the timing diagrams of the clock and cyclic synchronization signals coming from the clock generator, as well as the timing diagrams of the control signals generated by the synchronization unit 3.

Сигнал 1 - это тактовый сигнал, поступающий от генератора тактовых импульсов, F_T= b/t_b. Сигнал II - сигнал цикловой синхронизации, F_ц = 1/Т_ц. Сигнал III - сигнал управления для блоков преобразования формата 1 на входе цифрового коммутационного поля. Сигнал III имеет период, равны 1/F_ц, при этом длительность импульса τ=

. Сигнал IV - это цикловой сигнал для коммутаторов 2 цифрового коммутационного поля, его частота равна F_ц= b F_ц = F_T/n. Поскольку блок преобразования формата 1 снижает разрядность временного канала линии, то соответственно увеличивается частота циклового сигнала до F_ц. Сигнал V - сигнал управления записью в запоминающие блоки 13 и 14 блока преобразования формата 1, поступающий на вторые входы элемента ИЛИ 15 и 16. Период сигнала V равен Т₅= 1/F_ц, по длительности нулевой посылки уменьшен для избежания искажений при совпадении фронтов разных управляющих сигналов. Сигнал VI - сигнал управления для блоков преобразования формата 1 на выходе цифрового коммутационного поля. Сигнал VI поступает на вход триггера 28 через буферный блок 1 и мультиплексор 21. Сигнал VI отличается от сигнала III тем, что имеет задержку τ_з= l/F₄, так как в каждом звене цифрового коммутационного поля сигнал задерживается на величину 1/F₄ из-за этого начало цикла в каждой линии, включенной в выходы последнего звена цифрового коммутационного поля, будет сдвинуто на величину этой задержки τ_з= l/F₄.Signal 1 is a clock signal coming from a clock generator, F _T = b / t _b . Signal II is a cyclic synchronization signal, F _c = 1 / T _c . Signal III is a control signal for conversion units of format 1 at the input of a digital switching field. Signal III has a period equal to 1 / F _c , while the pulse duration τ =

. Signal IV is a cyclic signal for switches 2 of the digital switching field; its frequency is F _c = b F _c = F _T / n. Since the conversion unit format 1 reduces the resolution of the temporary channel of the line, then the frequency of the cyclic signal increases to F _c Signal V is a control signal for writing to the

memory blocks

13 and 14 of the format 1 conversion block, which arrives at the second inputs of the OR element 15 and 16. The period of the V signal is T ₅ = 1 / F _c , it is reduced in duration of zero sending to avoid distortions when the edges coincide different control signals. Signal VI is a control signal for format 1 conversion blocks at the output of a digital switching field. The signal VI is fed to the input of trigger 28 through the buffer unit 1 and multiplexer 21. Signal VI differs from signal III in that it has a delay τ _s = l / F ₄ , since in each link of the digital switching field the signal is delayed by 1 / F ₄ because of this, the beginning of the cycle in each line included in the outputs of the last link of the digital switching field will be shifted by the value of this delay τ _s = l / F ₄ .

На фиг. 4 изображена функциональная схема блока синхронизации 3. In FIG. 4 shows a functional diagram of the synchronization unit 3.

Блок синхронизации 3 содержит шесть буферных блоков 30-35, три блока задержки 36-38, шесть элементов НЕ 39-44, три элемента И 45-47, программируемый счетчик 48, элемент И-НЕ 49, триггер 50, элемент ИЛИ 51, регистр сдвига 52. Сигнал II цикловой синхронизации поступает через буферный блок 30 на вход блока задержки 36 и первый вход элемента И 45, выход блока задержки 36 через элемент НЕ 39 соединен с вторым входом элемента И 45, выход которой соединен с входами буферного блока 32, элемента НЕ 42 и с первым входом программируемого счетчика 48. Сигнал I тактовой синхронизации поступает на второй вход программируемого счетчика 48 и через элемент НЕ 40 - на вход блока задержки 37 и первый вход элемента И-НЕ 49, выход блока задержки 37 соединен с вторым входом элемента И-НЕ 49 через элемент НЕ 41, выход элемента 49 соединен с входом буферного блока 35, с выхода которого в цифровое коммутационное поле поступает сигнал V. Сигналы III, IV, VI поступают в цифровое коммутационное поле соответственно с выходов буферных блоков 32, 33, 34, выход элемента НЕ 42 соединен с входом установки триггера 50, выход которого соединен с вторым вводом элемента И 46, выход программируемого счетчика 48 соединен с входом буферного блока 33, первым входом элемента И 46 и вторым входом элемента ИЛИ 51, первый вход которой соединен с входом сброса триггера 50 и с выходом элемента НЕ 43, выход элемента И 46 соединен с тактовым входом регистра сдвига 52, выход элемента ИЛИ 51 соединен с входом сброса регистра сдвига 52, выход которого соединен с входами элемента НЕ 43, блока задержки 38 и с первым входом элемента И 47, выход блока задержки 38 через элемент НЕ 44 соединен с вторым входом элемента И 47, выход которой соединен с входом буферного блока 34. Synchronization block 3 contains six buffer blocks 30-35, three delay blocks 36-38, six elements NOT 39-44, three elements AND 45-47, programmable counter 48, element NAND 49, trigger 50, element OR 51, register shift 52. The signal II of the cyclic synchronization arrives through the buffer unit 30 to the input of the delay unit 36 and the first input of the AND element 45, the output of the delay unit 36 through the element NOT 39 is connected to the second input of the AND element 45, the output of which is connected to the inputs of the buffer unit 32, the element NOT 42 and with the first input of programmable counter 48. Signal I clock synchronization arrives at the second input of the programmable counter 48 and through the element NOT 40 to the input of the delay unit 37 and the first input of the AND-NOT 49 element, the output of the delay unit 37 is connected to the second input of the AND-NOT 49 element through the element NOT 41, the output of the element 49 is connected to the input of the buffer block 35, from the output of which a signal V is supplied to the digital switching field. Signals III, IV, VI are supplied to the digital switching field, respectively, from the outputs of the buffer blocks 32, 33, 34, the output of the element 42 is connected to the input of the installation of the trigger 50, the output which is connected to the second input element And 46, the output of the programmable counter 48 is connected to the input of the buffer unit 33, the first input of the AND element 46 and the second input of the OR element 51, the first input of which is connected to the reset input of the trigger 50 and with the output of the element NOT 43, the output of the AND element 46 is connected to the clock the input of the shift register 52, the output of the OR element 51 is connected to the reset input of the shift register 52, the output of which is connected to the inputs of the element HE 43, the delay unit 38 and the first input of the element AND 47, the output of the delay unit 38 through the element NOT 44 is connected to the second input of the element And 47, whose output is connected an input buffer unit 34.

Работает цифровое коммутационное поле следующим образом. The digital switching field operates as follows.

Блок преобразования формата 1 осуществляет преобразование формата цифрового сигнала (см. фиг. 5). При этом цикл уменьшается до τ= Т_ц/b, где b - число временных позиций в одном канале. Этот цифровой поток поступает на входы коммутаторов 2, которые при коммутации данных цифровых потоков вносят задержку t_з=

, а суммарная задержка во всем цифровом коммутационном поле Т_кп ^'= l·T_ц/b = l·t_g'. На выходе цифрового коммутационного поля блок преобразования формата 1 осуществляет обратное преобразование цифрового потока в исходный формат. Так как блок преобразования формата 1 вносит постоянную временную задержку, равную Т_ц, то общая временная задержка в предложенном цифровом коммутационном поле будет составлять
T_кпΣ= T

+2T_ц.The conversion unit format 1 performs the conversion of the digital signal format (see Fig. 5). In this case, the cycle decreases to τ = T _c / b, where b is the number of temporary positions in one channel. This digital stream enters the inputs of the switches 2, which, when switching these digital streams, introduce a delay t _s =

, and the total delay in the entire digital switching field T _KP ^' = l · T _C / b = l · t _g '. At the output of the digital switching field, a format 1 conversion unit performs the inverse conversion of the digital stream to the original format. Since the conversion unit format 1 introduces a constant time delay equal to T _c , the total time delay in the proposed digital switching field will be
T _kpΣ = T

+ 2T _c .

Блок синхронизации 3 формирует из тактовых сигналов 2 МГц и 8 кГц (см. фиг. 3, сигналы I и II), тактовые сигналы для работы всех блоков цифрового коммутационного поля (см. фиг. 3, сигналы III-VI). The synchronization unit 3 generates from the clock signals 2 MHz and 8 kHz (see Fig. 3, signals I and II), clock signals for the operation of all blocks of the digital switching field (see Fig. 3, signals III-VI).

Блок преобразования формата 1 работает следующим образом. The conversion unit format 1 operates as follows.

Блок преобразования формата 1 содержит два запоминающих блока 13 и 14, работа которых описывается двумя фазами: фаза считывания, фаза записи. При этом установка запоминающих блока 13 и 14 в нужную фазу производится триггером 28, который осуществляет переключение своих состояний на выходах по положительному фронту импульсов, поступающих на его вход, с выхода мультиплексора 21. Таким образом, каждый цикл одного запоминающего блока работает на запись, а другого - на считывание, а в следующем цикле наоборот. The format conversion unit 1 contains two storage units 13 and 14, the operation of which is described in two phases: a read phase, a write phase. In this case, the installation of the storage unit 13 and 14 in the desired phase is performed by a trigger 28, which switches its states at the outputs on the positive edge of the pulses arriving at its input from the output of the multiplexer 21. Thus, each cycle of one storage unit operates on recording, and another - to read, and in the next cycle, vice versa.

Как видно из фиг. 1, блок преобразования формата 1 может быть расположен или на входе или на выходе цифрового коммутационного поля. Если блок преобразования формата 1 установлен на входе цифрового коммутационного поля, то на вход буферного блока 12 необходимо подать логический ноль, который с его выхода поступает на управляющие входы мультиплексоров 17-21. Мультиплексоры 17-21 подключают свои выходы к первому входу. При этом на вход триггера 28 поступает сигнал III. Если блок преобразования формата 1 установлен на входе цифрового коммутационного поля, то преобразование формата цифрового потока, поступающего по линии с временным уплотнением, включенной в его входы, производится посредством последовательной записи и считывания в нужном порядке. Если блок преобразования формата 1 установлен на выход цифрового коммутационного блока, то на вход буферного блока 13 необходимо подать логическую единицу, которая с его входа поступает на управляющие входы мультиплексоров 17-21. Мультиплексоры 17-21 подключают свои выходы к второму входу. При этом на вход триггера 28 поступает сигнал VI. Если блок преобразования формата 1 установлен на выходе цифрового коммутационного поля, то преобразование формата цифрового потока производится посредством записи в определенном порядке и последовательного считывания. Формирование адресов для записи и считывания из запоминающего блока 13 и 14 производится блоком памяти 26, счетчиком 27 и коммутаторами 22-25. As can be seen from FIG. 1, a format 1 conversion unit may be located either at the input or output of the digital switching field. If the format conversion unit 1 is installed at the input of the digital switching field, then it is necessary to apply a logic zero to the input of the buffer unit 12, which from its output goes to the control inputs of the multiplexers 17-21. Multiplexers 17-21 connect their outputs to the first input. In this case, the input signal trigger 28 receives signal III. If the format 1 conversion unit is installed at the input of the digital switching field, then the format conversion of the digital stream coming through the line with a temporary seal included in its inputs is performed by sequential recording and reading in the desired order. If the format conversion unit 1 is installed at the output of the digital switching unit, then it is necessary to apply a logical unit to the input of the buffer unit 13, which from its input goes to the control inputs of the multiplexers 17-21. Multiplexers 17-21 connect their outputs to the second input. In this case, the input of the trigger 28 receives the signal VI. If the conversion unit format 1 is installed at the output of the digital switching field, the conversion of the format of the digital stream is carried out by recording in a specific order and sequential reading. The formation of addresses for writing and reading from the storage unit 13 and 14 is performed by the memory unit 26, the counter 27 and the switches 22-25.

Если блок преобразования формата 1 установлен на входе цифрового коммутационного поля, во вход блока преобразования формата 1 включается линия с n временными каналами по b разрядов в каждом, а выход блока преобразования формата 1 соединен с входом коммутатора 2 первого звена цифрового коммутационного поля линией с временным уплотнением. При этом на управляющие входы мультиплексоров 17-21 поступает логический ноль. Первые входы мультиплексоров 17-21 соединены с их выходами. Пусть на выходе триггера 28 - логическая единица, а на инверсном выходе - логический ноль. Логическая единица с выхода триггера 28 поступает на управляющие входы буферных блоков 4 и 7 и переводит их в третье состояние, а также поступает на первый вход элемента ИЛИ 16, запрещая прохождение сигнала записи на управляющий вход запоминающего блока 14. Логический ноль с инверсного выхода триггера 28 поступает на управляющие входы буферных блоков 5 и 6, которые подключают свои диоды к выходам, а также поступает на первые вход элемента ИЛИ 15, разрешая прохождение сигнала записи на управляющий вход запоминающего устройства 13. If the format 1 conversion unit is installed at the input of the digital switching field, a line with n temporary channels of b bits each is included in the input of the format 1 conversion unit, and the output of the format 1 conversion unit is connected to the input of switch 2 of the first link of the digital switching field with a time-division line . In this case, the control inputs of the multiplexers 17-21 receives a logical zero. The first inputs of the multiplexers 17-21 are connected to their outputs. Let the output of the trigger 28 is a logical unit, and at the inverse output a logical zero. The logical unit from the output of the trigger 28 goes to the control inputs of the buffer blocks 4 and 7 and puts them into the third state, and also goes to the first input of the OR element 16, prohibiting the passage of the write signal to the control input of the storage unit 14. Logical zero from the inverse output of the trigger 28 arrives at the control inputs of the buffer blocks 5 and 6, which connect their diodes to the outputs, and also goes to the first input of the OR element 15, allowing the passage of the write signal to the control input of the storage device 13.

Таким образом, запоминающий блок 13 работает в фазе записи, а запоминающий блок 14 - в фазе считывания. На выходах счетчика 27 в соответствии с тактовыми импульсами сигнала 1, поступающими на его счетный вход через буферный блок 9, появляются последовательные адреса, которые поступают на входы коммутаторов 22 и 25 и на адресный вход блока памяти 26, на информационном выходе которого появляются адреса в определенной последовательности, которые поступают на входы коммутаторов 23 и 24. Так как данный блок преобразования формата 1 расположен на входе цифрового коммутационного поля и к выходам мультиплексоров 17-21 подключен первый вход мультиплексоров 17-21, то на управляющие входы коммутаторов 22 и 24 поступает логический ноль с инверсного выхода триггера 26, подключая входы коммутаторов 22 и 24 к выходам, а на управляющие входы коммутаторов 23 и 25 поступает логическая единица с выхода триггера 28, отключая входы коммутаторов 23 и 25 от их выходов. Сигналы с выходов коммутаторов 22 и 24 поступают соответственно на адресные входы запоминающих блоков 13 и 14. При этом на информационном выходе запоминающего блока 14, а также на выходе буферного блока 6 появляется содержимое ячеек в соответствии с поступающими адресами, а в запоминающем блоке 13 записываются в ячейки, имеющие соответствующие адреса, данные, поступающие по временным каналам линии, включенной во вход блока преобразования формата 1, в момент времени, определяемый низким уровнем управляющего сигнала, поступающего через элемент ИЛИ 15 на управляющий вход запоминающего блока 13 от блока синхронизации 3. Thus, the storage unit 13 operates in the recording phase, and the storage unit 14 in the read phase. At the outputs of the counter 27, in accordance with the clock pulses of the signal 1, arriving at its counter input through the buffer unit 9, sequential addresses appear, which are fed to the inputs of the switches 22 and 25 and to the address input of the memory unit 26, on the information output of which addresses in a certain the sequence that goes to the inputs of the switches 23 and 24. Since this format conversion unit 1 is located at the input of the digital switching field and the first input of the multiplexers is connected to the outputs of the multiplexers 17-21 17-21, then the logic inputs from the inverted output of the trigger 26 are supplied to the control inputs of the switches 22 and 24, connecting the inputs of the switches 22 and 24 to the outputs, and the logical units from the output of the trigger 28 are fed to the control inputs of the switches 23 and 25, disconnecting the inputs of the switches 23 and 25 from their exits. The signals from the outputs of the switches 22 and 24 are respectively supplied to the address inputs of the storage units 13 and 14. In this case, the contents of the cells in accordance with the incoming addresses appear on the information output of the storage unit 14, as well as at the output of the buffer unit 6, and are stored in the storage unit 13 in cells with corresponding addresses, data coming through the time channels of the line included in the input of the format conversion unit 1, at a time determined by the low level of the control signal received through the AND element 15 and the control input of the storage unit 13 from the synchronization unit 3.

При поступлении очередного импульса циклового сигнала F_ц (сигнал II) переключается триггер 28 и обновляется счетчик 27, при этом на выходе триггера 28 появляется логический ноль, на инверсном выходе - логическая единица, что переводит запоминающий блок 14 в режим записи, а запоминающий блок 13 - в режим считывания. При этом информация с выходов коммутаторов 23 и 25 поступает соответственно на адресные входы запоминающих блоков 13 и 14. Так как входы шинных формирователей 23 и 24 включены в информационные выходы блока памяти 26, то, как следует из описания работы блока преобразования формата 1, запись в запоминающие блоки 13 и 14 производится последовательно, а считывание - в определенном порядке, определяемом содержимым блока памяти 26, что приводит к появлению на выходе блока преобразования формата 1 в этом случае цифрового потока (см. фиг. 5, б).When the next pulse of the cyclic signal F _c (signal II) arrives, the trigger 28 switches and the counter 27 is updated, and a logical zero appears at the output of the trigger 28, a logical unit at the inverse output, which puts the storage unit 14 into recording mode, and the storage unit 13 - to read mode. In this case, the information from the outputs of the switches 23 and 25 is supplied respectively to the address inputs of the storage units 13 and 14. Since the inputs of the bus drivers 23 and 24 are included in the information outputs of the memory unit 26, as follows from the description of the operation of the format conversion unit 1, the entry in the storage units 13 and 14 are performed sequentially, and the reading is in a certain order determined by the contents of the memory unit 26, which leads to the appearance of a digital stream at the output of the conversion unit 1 in this case (see Fig. 5, b).

Если блок преобразования формата 1 находится на выходе цифрового коммутационного поля, то на управляющие входы мультиплексоров 17-21 поступает логическая единица, которая проключает вторые входы мультиплексоров 17-21 и их выходом. Это приводит к тому, что в фазе записи в запоминающие блоки 13 и 14 адресная информация поступает соответственно через коммутаторы 23 и 24, а в режиме считывания из запоминающих блоков 13 и 14 - через коммутаторы 22 и 25. Это приводит к установлению на выходе блока преобразования формата 1 исходного цифрового потока (см. фиг. 5, а). If the conversion unit of format 1 is located at the output of the digital switching field, then the logic unit, which switches the second inputs of the multiplexers 17-21 and their output, is supplied to the control inputs of the multiplexers 17-21. This leads to the fact that in the phase of writing to the memory blocks 13 and 14, the address information is supplied through the switches 23 and 24, respectively, and in the reading mode from the memory blocks 13 and 14 through the switches 22 and 25. This leads to the establishment of the conversion unit at the output format 1 of the original digital stream (see Fig. 5, a).

Блок синхронизации 3 работает следующим образом. The synchronization unit 3 operates as follows.

Сигнал II поступает через буферный блок 30 на первый вход элемента И 45 и вход блока задержки 36, на выходе элемента И 45 формируется сигнал III, длительность единичной посылки которого определяется величиной задержки блока задержки 36. Сигнал III поступает на вход сброса программируемого счетчика 48, синхронизируя начало его работы. На счетный вход программируемого счетчика 48 поступает сигнал 1 через буферный блок 31 от генератора тактовых импульсов. Программируемый счетчик 48 производит деление частоты сигнала 1 на значение n (число временных каналов во входящей в блок преобразования формата 1 линии). На выходе программируемого счетчика появляется сигнал IV. Сигнал I с выхода буферного элемента 31 поступает также через элемент НЕ 40 на первый вход схемы И-НЕ 49 и вход блока задержки 37. На выходе элемента И-НЕ 49 формируется сигнал V. Инверсия поступающего сигнала в элементах НЕ 40 и И-НЕ 49 позволяет сократить длительность нулевой посылки исходного сигнала до величины, определяемой блоком задержки 37. Сигнал III с выхода элемента И 45 поступает через элемент НЕ 42 на вход установки S RS-триггера 50. Нулевая посылка этого сигнала приводит к появлению на выходе RS-триггера 50 логической единицы, которая поступает на второй вход элемента И 46, разрешая прохождение сигнала IV на тактовый вход регистра сдвига 52. На выходе регистра сдвига 52 через время t_з= l·

появляется логическая единица, которая поступает на вход элемента НЕ 43, логический ноль с выхода которой поступает на первый вход элемента ИЛИ 51, а также на вход сброса R RS-триггера 50, на выходе которого появляется логический ноль. Логическая единица с выхода регистра сдвига 52 поступает также на первый вход элемента И 47 и вход блока задержки 38. При этом появлении на втором входе элемента ИЛИ 51 логический ноль с выхода элемента ИЛИ 51 поступает на вход сброса регистра сдвига 52. На выходе элемента И 47 формируется сигнал IV, длительность единичной посылки которого определяется величиной задержки блока задержки 38.Signal II passes through the buffer block 30 to the first input of the And 45 element and the input of the delay unit 36, at the output of the And 45 element the signal III is generated, the duration of a single sending of which is determined by the delay value of the delay unit 36. The signal III is fed to the reset input of the programmable counter 48, synchronizing the beginning of his work. The counting input of the programmable counter 48 receives a signal 1 through the buffer unit 31 from the clock generator. Programmable counter 48 divides the frequency of signal 1 by a value of n (the number of time channels in the line format 1 included in the conversion unit). At the output of the programmable counter, an IV signal appears. The signal I from the output of the buffer element 31 also enters through the element 40 to the first input of the AND-NOT 49 circuit and the input of the delay unit 37. The signal V is generated at the output of the AND-NOT 49 element. The signal V is inverted in the NOT 40 and AND-NOT 49 elements allows you to reduce the duration of the zero sending of the original signal to a value determined by the delay unit 37. The signal III from the output of the AND element 45 passes through the element NOT 42 to the input of the S installation of the RS flip-flop 50. Zero sending of this signal leads to the appearance of a logical output at the RS-flip-flop 50 units that arrives at the second input of AND gate 46, permitting the passage of IV signal to the clock input of shift register 52. The output of shift register 52 through time t = l · _h

a logical unit appears that goes to the input of the element NOT 43, a logical zero from the output of which goes to the first input of the OR element 51, and also to the reset input R of the RS-flip-flop 50, at the output of which a logical zero appears. The logical unit from the output of the shift register 52 is also fed to the first input of the AND element 47 and the input of the delay unit 38. With this occurrence at the second input of the OR element 51, the logical zero from the output of the OR element 51 goes to the reset input of the shift register 52. At the output of the AND element 47 signal IV is generated, the duration of a single transmission of which is determined by the delay value of the delay unit 38.

Предлагаемое устройство позволяет уменьшить временные задержки сигнала, передаваемого во временном канале через звеньевое цифровое коммутационное поле, и сократить объем оборудования путем уменьшения количества ячеек информационного запоминающего устройства. The proposed device allows to reduce the time delay of a signal transmitted in a temporary channel through a digital digital switching field, and to reduce the amount of equipment by reducing the number of cells of the information storage device.

Claims

A DIGITAL SWITCHING FIELD containing l switch links with γ _i switches in each link, with V incoming lines with temporary multiplexing, containing n multi-bit channels, connected to the corresponding inputs of γ _i switches of the first link of the digital switching field, and V ¹ outgoing lines with a temporary seals containing m channels in each of V ¹ outgoing lines are connected to the corresponding outputs γ _{i of the} switches of the last link of the digital switching field, and the inputs of each switch of the next link with connected to the corresponding outputs of the switch of the previous link with a time-division line, characterized in that, in order to reduce the time delays of the signal transmitted in the time channel through the digital link switching field and simplify the device by reducing the number of cells of the information storage device, V + V ¹ format conversion units and a synchronization unit, and V inputs of included format conversion units include V corresponding input lines, and outputs of V conversion units f the format is connected to the corresponding inputs γ _{i of the} switches of the first link, and the outputs V ¹ of the format conversion blocks are connected to the corresponding outputs γ _{i of the} switches of the last link, while the corresponding V ¹ outgoing lines are connected to the outputs V ¹ of the format conversion blocks, and the format conversion block contains nine buffer blocks, two storage blocks, two OR elements, five multiplexers, four switches, a memory block, counter, trigger, element NOT, and the combined inputs of the first and second buffer blocks and the combined outputs of the third and fourth buffer blocks are respectively the input and output of the format conversion block, and the output of the first buffer block is connected to the information input of the second storage block, the information output of which is connected to the input of the third buffer block, and the output of the second buffer block is connected to the information input of the first a storage unit, the information output of which is connected to the input of the fourth buffer block, and the direct output of the trigger is connected to the control inputs of the first and fourth buffer blocks, the second inputs of the first to fourth multiplexers, the first input of the second OR element, and the inverse trigger output is connected to the control inputs of the second and third buffer blocks, the first input of the first OR element and the first inputs of the first to fourth multiplexers, while the output of the first OR element connected to the control input of the first storage unit, the output of the second element OR to the control input of the second storage unit, and the outputs of the first and second switches are connected to the address the input of the first storage unit with a multi-bit bus, and the outputs of the third and fourth switches with the address input of the second storage unit with a multi-bit bus, while the control inputs of all multiplexers are connected to the output of the ninth buffer element, and the second inputs of the first and second elements OR to the output of the fifth buffer block, and the inputs of the second and third switches are connected to the output of the memory block by a multi-bit bus, and the inputs of the first and second switches and the address input of the memory block are connected to the output a counter whose reset input is connected to the output of the element NOT, and the counting input is connected to the output of the sixth buffer unit, while the output of the fifth multiplexer is connected to the inputs of the trigger and the element NOT, the first and third inputs of the fifth multiplexer respectively connected to the outputs of the seventh to ninth buffer blocks , while the control inputs of the format conversion blocks, which are the inputs of the fifth to ninth buffer blocks, as well as the control inputs of all the switches of the digital switching field are connected by a multi-bit bus to the output th sync block, the first and second inputs of which are respectively input clock signals and frame synchronization.