RU2011125998A

RU2011125998A - Адаптивная вычислительная система

Info

Publication number: RU2011125998A
Application number: RU2011125998/08A
Authority: RU
Inventors: Владимир Михайлович Антимиров; Ярослав Владимирович Антимиров; Валентина Николаевна Бизяева; Александр Юрьевич Вагин; Валентина Николаевна Оськина
Priority date: 2011-06-23
Filing date: 2011-06-23
Publication date: 2012-12-27
Also published as: RU2477882C2

Abstract

1. Вычислительная система, содержащая несколько (К) вычислительных модулей, несколько (М) модулей связи с периферийными подсистемами, модуль общесистемного запоминающего устройства,отличающаяся тем, что системы введен центральный модуль управления (системный модуль - СМ), к которому через троированную общесистемную магистраль подключены остальные модули, при этом для связи с периферийными подсистемами вычислительная система имеет М мультиплексных магистралей связи.2. Вычислительная система по п.1, отличающаяся тем, что системный модуль содержит три идентичных процессора, три запоминающих устройства, резервированный формирователь синхроимпульсов, три блока связи с магистралью, два блока мажоритарных элементов, при этом первая группа выходов резервированного формирователя синхроимпульсов подключена к синхронизирующим входам процессоров, а вторая группа выходов формирователя подключена к синхронизирующим входам блоков связи с магистралью, двунаправленные входы - выходы которых являются входами - выходами системного модуля, причем первый выход первого процессора подключен к первому входу первой группы входов первого блока мажоритарных элементов, у которого первый выход второй группы выходов подключен к входу первого запоминающего устройства, выход которого подключен к первому входу второй группы входов первого блока мажоритарных элементов, у которого первый выход первой группы выходов подключен к первому входу первого процессора, второй выход которого подключен к первому входу первой группы входов второго блока мажоритарных элементов, у которого первый выход второй группы выходов подключен к вх

Claims

1. Вычислительная система, содержащая несколько (К) вычислительных модулей, несколько (М) модулей связи с периферийными подсистемами, модуль общесистемного запоминающего устройства,

отличающаяся тем, что системы введен центральный модуль управления (системный модуль - СМ), к которому через троированную общесистемную магистраль подключены остальные модули, при этом для связи с периферийными подсистемами вычислительная система имеет М мультиплексных магистралей связи.

2. Вычислительная система по п.1, отличающаяся тем, что системный модуль содержит три идентичных процессора, три запоминающих устройства, резервированный формирователь синхроимпульсов, три блока связи с магистралью, два блока мажоритарных элементов, при этом первая группа выходов резервированного формирователя синхроимпульсов подключена к синхронизирующим входам процессоров, а вторая группа выходов формирователя подключена к синхронизирующим входам блоков связи с магистралью, двунаправленные входы - выходы которых являются входами - выходами системного модуля, причем первый выход первого процессора подключен к первому входу первой группы входов первого блока мажоритарных элементов, у которого первый выход второй группы выходов подключен к входу первого запоминающего устройства, выход которого подключен к первому входу второй группы входов первого блока мажоритарных элементов, у которого первый выход первой группы выходов подключен к первому входу первого процессора, второй выход которого подключен к первому входу первой группы входов второго блока мажоритарных элементов, у которого первый выход второй группы выходов подключен к входу первого блока связи с магистралью, выход которого подключен к первому входу второй группы входов второго блока мажоритарных элементов, у которого первый выход первой группы выходов подключен ко второму входу первого процессора, причем двунаправленный вход-выход первого блока связи с магистралью является первым двунаправленным входом-выходом системного модуля, у которого первый выход второго процессора подключен ко второму входу первой группы входов первого блока мажоритарных элементов, у которого второй выход второй группы выходов первого блока мажоритарных элементов подключен к входу второго запоминающего устройства, выход которого подключен ко второму входу второй группы входов первого блока мажоритарных элементов, у которого второй выход первой группы выходов подключен к первому входу второго процессора, у которого второй выход подключен ко второму входу первой группы входов второго блока мажоритарных элементов, у которого второй выход второй группы выходов подключен ко входу второго блока связи с магистралью, выход которого подключен ко второму входу второй группы входов второго блока мажоритарных элементов, у которого второй выход первой группы выходов подключен к второму входу второго процессора, причем двунаправленный вход-выход второго блока связи с магистралью является вторым входом выходом системного модуля, у которого первый выход третьего процессора подключен к третьему входу первой группы входов первого блока мажоритарных элементов, у которого третий выход второй группы выходов первого блока мажоритарных элементов подключен к входу третьего запоминающего устройства, выход которого подключен к третьему входу второй группы входов первого блока мажоритарных элементов, у которого третий выход первой группы выходов подключен к первому входу третьего процессора, второй выход которого подключен к третьему входу первой группы входов второго блока мажоритарных элементов, у которого третий выход второй группы выходов подключен ко входу третьего блока связи с магистралью, выход которого подключен к третьему входу второй группы входов второго блока мажоритарных элементов, у которого третий выход первой группы выходов подключен к второму входу третьего процессора, причем двунаправленный вход-выход третьего блока связи с магистралью является третьим входом- выходом системного модуля.

3. Вычислительная система по п.1 отличающаяся тем, что вычислительный модуль содержит процессор, запоминающее устройство(ЗУ), формирователь синхроимпульсов (ФСИ), и устройство обмена по магистрали(УОМ), при этом выход процессора объединен с выходом УОМ и подключен к входу ЗУ, выход которого подключен ко входу процессора и входу УОМ, первый и второй управляющие выходы которого подключены к соответствующим входам ФСИ, у которого первая группа выходов подключена к синхронизирующим входам УОМ, а вторая группа выходов подключена к синхронизирующим входам процессора, двунаправленные входы /выходы которого являются входами/выходами вычислительного модуля.

4. Вычислительная система по п.1 отличающаяся тем, что модуль связи содержит процессор, запоминающее устройство(ЗУ), формирователь синхроимпульсов, кодирующе-декодирующее устройство(КДУ) и приемо-передающее устройство(ППУ), устройство обмена по магистрали (УОМ), при этом выход процессора объединен с выходом УОМ и подключен ко входу ЗУ, выход которого подключен ко входу процессора и входу УОМ, первый и второй управляющие выходы которого подключены к соответствующим входам ФСИ, у которого первая группа выходов подключена к синхронизирующим входам УОМ, а вторая группа выходов подключена к синхронизирующим входам процессора, двунаправленные входы/выходы которого являются магистральными входами/выходами модуля связи, при этом передающий выход процессора подключен ко входу кодека, выход которого подключен к принимающему входу процессора, при этом передающий выход КДУ подключен к информационному входу ППУ, у которого информационный выход подключен к принимающему входу КДУ, а мультиплексный вход/выход является соответствующим входом/выходом модуля связи, подключаемым к периферийным подсистемам.

5. Вычислительная система по п.2, отличающаяся тем, что резервированный формирователь синхроимпульсов содержит три задающих генератора и три узла формирования синхроимпульсов, при этом выход каждого задающего генератора подключен к входу соответствующего узла формирования синхроимпульсов, группа выходов каждого из которых является выходами формирователя, а фазирующий выход каждого из узлов формирования подключен к фазирующим входам двух других узлов формирования.

6. Вычислительная система по п.5, отличающаяся тем, что задающий генератор содержит n последовательно соединенных инверторов подключенных к входам мультиплексора управляющий вход которого является входом генератора а выход подключен к первому инвертору и буферному усилителю, выход которого является выходом

7. Вычислительная система по п.5, отличающаяся тем, что узел формирования содержит элемент И, сдвиговый регистр, триггер останова, дешифратор, n триггеров-формирователей, триггер пуска, первый и второй триггеры привязки, а также мажоритарный элемент, при этом первый вход элемента И является входом узла формирования, подключенного к задающему генератору, выход элемента И подключен к входу сдвигового регистра, выходы четных и нечетных триггеров которого подключены соответственно к запускающим и сбрасывающим входам триггеров-формирователей, информационные входы триггеров привязки являются фазирующими входами узла формирования, а синхронизирующие входы этих триггеров подключены к соответствующим выходам триггеров-формирователей, а выходы триггеров привязки подключены к первому и второму входам мажоритарного элемента, выход которого подключен к сигнальному входу триггера пуска, стробирующий вход которого подключен к выходу одного из триггеров формирователей, а выход триггера пуска подключен к сбрасывающему входу триггера останова, запускающий вход которого подключен к выходу дешифратора, входы которого подключены к выходам сдвигового регистра, при этом выход триггера останова подключен ко второму входу элемента И и третьему входу мажоритарного элемента.

8. Вычислительная система по п.3 и 4, отличающаяся тем, что формирователь синхроимпульсов содержит первую и вторую секции сдвигового регистра, а также элемент И, при этом вход первой секции сдвигового регистра является входом блока формирования, а выход подключен к первому входу элемента И, выход которого подключен к входу второй секции сдвигового регистра, при этом выходы первой и второй секций сдвигового регистра являются первой и второй группой выходов формирователя синхроимпульсов, второй управляющий вход которого является вторым входом элемента И.