CN202424735U - 基于gps的自适应多路输出时钟同步装置 - Google Patents

Abstract

本实用新型公开了一种基于GPS的自适应多路输出时钟同步装置，包括GPS信号接收天线、GPS模块、CPU模块、本地时钟模块、切换逻辑模块、切换逻辑开关、晶体振荡器、第一信号转换模块和第二信号转换模块。本实用新型的基于GPS的自适应多路输出时钟同步装置能同时产生多路标准GPS差分信号输出对(时标信号与脉冲信号)，并实现GPS时钟信号和本地时钟信号的无缝自主切换。

Description

基于GPS的自适应多路输出时钟同步装置

技术领域

本实用新型涉及时钟同步装置，尤其涉及一种基于GPS的自适应多路输出时钟同步装置。

背景技术

时钟同步是分布式系统的核心技术之一，其目的是维护一个全局一致的物理或逻辑时钟，以使系统中的消息、事件及各节点与时间有关的行为有一个全局一致的解释，以确保节点发送和接收消息在时间逻辑上是完全正确的。

目前，GPS设备广泛应用于分布式电子设备系统中，用于实现各分布式单元的时钟同步。对于各分布式单元在物理距离上相隔不远的情况下，多采用把各单元挂接在同一个总线(如485总线)上，来为各单元提供GPS时钟信号。但是在这种情况下，如果此总线发生断线及其他故障，各单元出现同步失效的概率将大大增加。如果把每一个分布式单元分别与GPS设备连接，则将大大增加建设此分布式电子设备系统的成本。

因此，本领域的技术人员致力于开发一种基于GPS的自适应多路输出时钟同步装置，在输出端同时产生多路标准GPS差分信号输出对(时标信号与脉冲信号)，并实现了GPS时钟信号和本地时钟信号的无缝自主切换。

实用新型内容

有鉴于现有技术的上述缺陷，本实用新型所要解决的技术问题是提供一种基于GPS的自适应多路输出时钟同步装置，通过在此时钟同步装置的输出端产生多路时钟信号以减少每一路上挂接的分布单元的数量，从而减少各个单元同步失效的概率；通过把GPS时钟信号同步到本地时钟，以实现GPS时钟信号和本地时钟信号的无缝自主切换。

为实现上述目的，本实用新型提供了一种基于GPS的自适应多路输出时钟同步装置，其特征在于，包括GPS信号接收天线、GPS模块、CPU模块、本地时钟模块、切换逻辑模块、切换逻辑开关、晶体振荡器、第一信号转换模块和第二信号转换模块；所述GPS信号接收天线连接在所述GPS模块的输入端，所述GPS模块的时标输出端与所述CPU模块相连，所述GPS模块的脉冲输出端与所述切换逻辑模块的输入端和所述本地时钟模块相连，所述本地时钟模块通过双向数据总线与所述CPU模块相连，所述切换逻辑模块的输出端与所述切换逻辑开关的控制端相连，所述本地时钟模块的时标输出端和所述CPU模块的时标输出端通过所述切换逻辑开关与所述第一信号转换模块的输入端相连，所述本地时钟模块的脉冲输出端和所述GPS模块的脉冲输出端通过所述切换逻辑开关与所述第二信号转换模块相连，所述晶体振荡器的输出端接入所述本地时钟模块和所述切换逻辑模块。

进一步地，所述晶体振荡器的振荡频率为60MHz。

进一步地，所述本地时钟模块由FPGA芯片的内部时钟单元构成。

进一步地，所述切换逻辑模块和所述切换逻辑开关由所述FPGA芯片的可编程逻辑单元构成。

进一步地，所述本地时钟模块包含第一计数器，所述第一计数器的时钟频率是所述晶体振荡器的振荡频率。

进一步地，所述第一计数器是递减计数器。

进一步地，所述切换逻辑模块包含第二计数器，所述第二计数器的时钟频率是所述晶体振荡器的振荡频率。

进一步地，所述第一信号转换模块的输出端为八通道信号输出端。

进一步地，所述第二信号转换模块的输出端为八通道信号输出端。

在本实用新型的较佳实施方式中，GPS信号接收天线接收到的GPS时钟信号进入GPS模块，被分为GPS时标信号和GPS脉冲信号，分别从GPS模块的时标输出端和脉冲输出端输出。其中，GPS时标信号进入CPU模块，通过软件转化为符合格式的时标信号(包括年、月、日、时、分)。GPS脉冲信号进入本地时钟模块，触发本地时钟模块的第一计数器，使本地时钟的脉冲信号与GPS的脉冲信号同步，并使本地时钟的时标信号与CPU模块的时标信号同步。同时，此GPS的脉冲信号进入切换逻辑模块，清零切换逻辑模块的第二计数器，切换逻辑模块控制切换逻辑开关使CPU模块的时标信号进入第一信号转换模块的输入端，并使GPS的脉冲信号进入第二信号转换模块的输入端。如果在第二计数器的设定时间内没有GPS的脉冲信号进入，则切换逻辑模块控制切换逻辑开关使本地时钟模块的时标信号进入第一信号转换模块的输入端，并使本地时钟模块的脉冲信号进入第二信号转换模块的输入端。CPU模块的时标信号(或者本地时钟模块的时标信号)从第一信号转换模块的八个输出通道被多路输出。GPS的脉冲信号(或者本地时钟模块的脉冲信号)从第二信号转换模块的八个输出通道被多路输出。这样，在本装置的输出端同时产生了多路标准GPS差分信号输出对(时标信号与脉冲信号)。

可见，本实用新型的基于GPS的自适应多路输出时钟同步装置的输出端同时产生多路时钟信号，可以用诸如485总线的多路总线分别连接传送，因此减少了每一总线上挂接的分布单元的数量，这样可以使得各个单元同步失效的概率大大减少，从而提高系统的可靠性。本实用新型的基于GPS的自适应多路输出时钟同步装置将GPS时钟信号同步到本地时钟，因此当外部GPS时钟信号短时丢失时，本地时钟可以继续发出时钟信号，使得各个分布单元仍处于同步状态，而当外部GPS时钟信号恢复后，则立刻恢复根据GPS时钟信号的时钟同步，从而实现了GPS时钟信号和本地时钟信号的无缝自主切换。

以下将结合附图对本实用新型的构思、具体结构及产生的技术效果作进一步说明，以充分地了解本实用新型的目的、特征和效果。

附图说明

图1是本实用新型的一个较佳实施例的基于GPS的自适应多路输出时钟同步装置的示意图。

图2是本实用新型的基于GPS的自适应多路输出时钟同步装置的GPS的脉冲信号与本地时钟模块的脉冲信号的同步以及切换输出的时序示意图。

具体实施方式

如图1所示，本实用新型的一个较佳实施例提供了一种基于GPS的自适应多路输出时钟同步装置，包括GPS信号接收天线1、GPS模块2、CPU模块3、本地时钟模块41、切换逻辑模块42、切换逻辑开关43和44、晶体振荡器(未图示)、第一信号转换模块5和第二信号转换模块6。其中，GPS信号接收天线1连接在GPS模块2的输入端，GPS模块2的时标输出端与CPU模块3相连，GPS模块2的脉冲输出端与切换逻辑模块42的输入端和本地时钟模块41相连，本地时钟模块41通过双向数据总线与CPU模块3相连，切换逻辑模块42的输出端与切换逻辑开关43和44的控制端相连，本地时钟模块41的时标输出端和CPU模块3的时标输出端分别通过切换逻辑开关43的触点1a和1b与第一信号转换模块5的输入端相连，第一信号转换模块5的输出端为八通道信号输出端，输出通道分别为：GPS-TIME1、GPS-TIME2、...、GPS-TIME8。本地时钟模块41的脉冲输出端和GPS模块2的脉冲输出端通过切换逻辑开关44的触点2a和2b与第二信号转换模块6相连，第二信号转换模块6的输出端为八通道信号输出端，输出通道分别为：GPS-PULSE1、GPS-PULSE2、...、GPS-PULSE8。晶体振荡器的输出端接入本地时钟模块41和切换逻辑模块42。

在本实施例中，本地时钟模块41、切换逻辑模块42及切换逻辑开关43和44由FPGA芯片4构成。其中，FPGA芯片4的内部时钟单元构成本地时钟模块41，FPGA芯片4的可编程逻辑单元构成切换逻辑模块42及切换逻辑开关43和44。晶体振荡器是FPGA芯片4的外部晶振，振荡频率为60MHz。

GPS信号接收天线1接收到的GPS时钟信号进入GPS模块2后，被分为GPS时标(TIME)信号和GPS脉冲(PULSE)信号两部分，分别从GPS模块2的时标输出端和脉冲输出端输出，其中，GPS时标信号包含时间的年、月、日、时、分的信息，GPS脉冲信号是秒脉冲(PPS)。

GPS时标信号进入CPU模块3后，通过CPU模块3内的软件转化为符合时标格式(参见表1)的时标信号。如表1所示，时标格式为“$GPZDA，hhmmss.ss，day，month，year，ltzh，ltzn*cs<CR><LF>”。例如，“$GPZDA，082710.00，16，09，2002，00，00*64”是一个符合时标格式的时标信号，表示的时间是UTC时间的2002年、9月、16日、08时、27分、10秒、00毫秒。

表1.时标格式及示例

本地时钟模块41具有第一计数器，GPS的秒脉冲(即GPS脉冲信号)进入本地时钟模块41，触发第一计数器。第一计数器是一个递减计数器，其时钟频率与晶体振荡器的振荡频率相同，为60MHz，由每次进入的GPS的秒脉冲的上升沿触发，其计数初值为上一次进入的GPS的秒脉冲的脉冲宽度的计数值。每当第一计数器计数到零，本地时钟模块41即从其脉冲输出端发出秒脉冲。如果某一秒GPS的秒脉冲发生丢失未进入本地时钟模块41，则当第一计数器计数到零，本地时钟模块41发出的秒脉冲可代替GPS的秒脉冲。第一计数器继续按此计数值循环计数，本地时钟模块41继续发出的秒脉冲以代替GPS的秒脉冲，直到GPS的秒脉冲恢复。这样，本地时钟模块41输出秒脉冲就与输入的GPS的秒脉冲保持基本同步。

如图2所示，在第x秒(x＝0、1、2、3、...)，GPS的秒脉冲(PPS1)的上升沿进入本地时钟模块41，使本地时钟模块41发出秒脉冲(PPS2)，同时触发第一计数器，第一计数器开始递减计数，计数初值为前一秒(即x-1秒)的GPS的秒脉冲的脉冲宽度的计数值。例如，如果第x-1秒的GPS的秒脉冲的脉冲宽度为999999.90us，计数初值则为59999994。第一计数器计数到零，本地时钟模块41发出第x+1秒的PPS2。同样，在第x+1秒，PPS1上升沿进入，触发第一计数器，第一计数器开始递减计数，计数初值为第x秒的PPS1脉冲宽度的计数值。第一计数器计数到零，本地时钟模块41发出第x+2秒的PPS2。在第x+2秒，PPS1丢失，以本地时钟模块41发出第x+2秒的PPS2代替第x+2秒的PPS1，第一计数器开始递减计数，计数初值为第x+1秒的PPS1脉冲宽度的计数值。第一计数器计数到零，本地时钟模块41发出第x+3秒的PPS2。在第x+3秒，PPS1恢复，PPS1上升沿进入，第一计数器开始递减计数，计数初值仍为第x+1秒的PPS1脉冲宽度的计数值。第一计数器计数到零，本地时钟模块41发出第x+4秒的PPS2。以此类推。可见，通过第一计数器可以使本地时钟模块41输出的秒脉冲与输入的GPS的秒脉冲保持基本同步。

同时，GPS的秒脉冲进入切换逻辑模块42，GPS的秒脉冲的上升沿清零并且触发切换逻辑模块42的第二计数器。第二计数器是递加计数器，其时钟频率与晶体振荡器的振荡频率相同，为60MHz。切换逻辑模块42控制切换逻辑开关43使CPU模块3的时标信号进入第一信号转换模块5的输入端，同时，切换逻辑模块42控制切换逻辑开关44使GPS的秒脉冲进入第二信号转换模块6的输入端。如果在设定时间(由第二计数器的计数器满值确定)内没有GPS的秒脉冲进入切换逻辑模块42，则逻辑模块42控制切换逻辑开关43使本地时钟模块41的时标信号进入第一信号转换模块5的输入端，同时，逻辑模块42控制切换逻辑开关44使本地时钟的秒脉冲进入第二信号转换模块6的输入端。CPU模块3的时标信号(或者本地时钟模块41的时标信号)从第一信号转换模块5的八个输出通道GPS-TIME1、GPS-TIME2、...、GPS-TIME8被多路输出。GPS的秒脉冲(或者本地时钟的秒脉冲)从第二信号转换模块6的八个输出通道GPS-PULSE1、GPS-PULSE2、...、GPS-PULSE8被多路输出。其中设定时间比1秒略大，例如超过0.4μs，由于第二计数器的时钟晶振为60MHz，那么此设定时间对应的第二计数器的计数器满值为60000024。

如图2所示，在第x秒，GPS的秒脉冲(PPS1)的上升沿进入切换逻辑模块42，使第二计数器清零并且开始递加计数。切换逻辑模块42控制切换逻辑开关43使CPU模块3的时标信号进入第一信号转换模块5的输入端，同时切换逻辑模块42控制切换逻辑开关44使GPS的秒脉冲PPS1进入第二信号转换模块6的输入端。同样，在第x+1秒，PPS1的上升沿进入切换逻辑模块42，使第二计数器清零并且开始递加计数，切换逻辑模块42控制切换逻辑开关43使CPU模块3的时标信号进入第一信号转换模块5的输入端，同时切换逻辑模块42控制切换逻辑开关44使GPS的秒脉冲PPS1进入第二信号转换模块6的输入端。在第x+2秒，PPS1丢失，第二计数器持续计数，超过计数器满值，第二计数器停止计数。逻辑模块42发出切换信号，逻辑模块42控制切换逻辑开关43使本地时钟模块41的时标信号进入第一信号转换模块5的输入端，同时，切换逻辑模块42控制切换逻辑开关44使本地时钟的秒脉冲PPS2进入第二信号转换模块6的输入端。在第x+3秒，PPS1恢复，PPS1的上升沿进入切换逻辑模块42，使第二计数器清零且开始递加计数，切换信号结束，切换逻辑模块42控制切换逻辑开关43使CPU模块3的时标信号进入第一信号转换模块5的输入端，同时切换逻辑模块42控制切换逻辑开关44使GPS的秒脉冲PPS1进入第二信号转换模块6的输入端。以此类推。可见，通过第二计数器，切换逻辑模块42可以实现CPU模块3的时标信号和本地时钟模块41的时标信号之间以及GPS的秒脉冲和本地时钟的秒脉冲之间的无缝自主切换。

以上详细描述了本实用新型的较佳具体实施例。应当理解，本领域的普通技术人员无需创造性劳动就可以根据本实用新型的构思做出诸多修改和变化。因此，凡本技术领域的技术人员依本实用新型的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由权利要求书所确定的保护范围内。

Claims (9)

1.一种基于GPS的自适应多路输出时钟同步装置，其特征在于，包括GPS信号接收天线、GPS模块、CPU模块、本地时钟模块、切换逻辑模块、切换逻辑开关、晶体振荡器、第一信号转换模块和第二信号转换模块；所述GPS信号接收天线连接在所述GPS模块的输入端，所述GPS模块的时标输出端与所述CPU模块相连，所述GPS模块的脉冲输出端与所述切换逻辑模块的输入端和所述本地时钟模块相连，所述本地时钟模块通过双向数据总线与所述CPU模块相连，所述切换逻辑模块的输出端与所述切换逻辑开关的控制端相连，所述本地时钟模块的时标输出端和所述CPU模块的时标输出端通过所述切换逻辑开关与所述第一信号转换模块的输入端相连，所述本地时钟模块的脉冲输出端和所述GPS模块的脉冲输出端通过所述切换逻辑开关与所述第二信号转换模块相连，所述晶体振荡器的输出端接入所述本地时钟模块和所述切换逻辑模块。

2.如权利要求1所述的基于GPS的自适应多路输出时钟同步装置，其中所述晶体振荡器的振荡频率为60MHz。

3.如权利要求1或2所述的基于GPS的自适应多路输出时钟同步装置，其中所述本地时钟模块由FPGA芯片的内部时钟单元构成。

4.如权利要求1或2所述的基于GPS的自适应多路输出时钟同步装置，其中所述切换逻辑模块和所述切换逻辑开关由所述FPGA芯片的可编程逻辑单元构成。

5.如权利要求3所述的基于GPS的自适应多路输出时钟同步装置，其中所述本地时钟模块包含第一计数器，所述第一计数器的时钟频率是所述晶体振荡器的振荡频率。

6.如权利要求5所述的基于GPS的自适应多路输出时钟同步装置，其中所述第一计数器是递减计数器。

7.如权利要求4所述的基于GPS的自适应多路输出时钟同步装置，其中所述切换逻辑模块包含第二计数器，所述第二计数器的时钟频率是所述晶体振荡器的振荡频率。

8.如权利要求1或2所述的基于GPS的自适应多路输出时钟同步装置，其中所述第一信号转换模块的输出端为八通道信号输出端。

9.如权利要求1或2所述的基于GPS的自适应多路输出时钟同步装置，其中所述第二信号转换模块的输出端为八通道信号输出端。

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