CN111597133A - Usb时钟产生电路 - Google Patents

Abstract

本发明公开了一种USB时钟产生电路，包括晶振电路模块、为USB模块提供时钟信号的RC振荡器模块，RC振荡器模块连接于晶振电路模块并接收晶振电路模块提供的基准时钟；RC振荡器模块包括RCO子电路、同步脉冲发生子电路、计数器子电路、开关控制子电路和时钟合成子电路；RCO子电路输出第一控制信号；同步脉冲发生子电路连接于晶振电路模块并输出第二控制信号；计数器子电路连接于RCO子电路和同步脉冲发生子电路，并输出第三控制信号；时钟合成子电路经运算后输出USB模块所需的时钟信号。本发明技术方案通过晶振电路模块提供基准时钟，增加同步脉冲发生子电路以使基准时钟对RCO子电路进行同步，满足全速USB时钟的应用需求。

Description

USB时钟产生电路

技术领域

本发明涉及集成电路技术领域，特别是涉及一种USB时钟产生电路。

背景技术

目前，在SOC（System-on-a-Chip，片上系统）中，为数字电路提供时钟通常有两类做法:

一、用晶体振荡器产生基准时钟，经过内部的PLL（Phase Locked Loop，锁相环）倍频，产生所需的时钟频率，如图1所示。该方法的优点是：频率精准度高；缺点是：晶振启动较慢，通常为1ms以上，导致数字电路启动也需要等待较长时间。

二、采用RC振荡器，经过校准处理，得到较为精确的时钟提供给数字电路，如图2所示。该方法的优点是起振快，电路简单成本低。缺点是：频率精准度较差。对于MCU应用，此方式通常是可以满足需求的。

而USB full speed（全速USB）需要的时钟频率是12MHz的整数倍，通常是48MHz，被数字电路用来对输入数据进行采样。为了防止长时间时钟偏移过大造成采样错位，USB的时钟需要达到正负2500ppm的精度。

如果SOC需要支持USB full speed，采用方法一虽然可行，但会增加成本。又或者限定晶振的频率，24M或48M，省去额外的锁相环，用简单的二倍频电路产生48 MHz时钟，但这样又限制了产品的灵活性（且晶振频率越高价格越贵）。采用方法二没有上述缺点，但需要在工艺/温度偏差下做到频率准度在正负2500ppm以内，需要付出额外的电路设计努力和电路面积。还有方法三，即在数字域加入额外的处理，以降低对USB时钟精度的要求，但这样同样会增加成本和设计难度。

发明内容

本发明的主要目的在于提供一种USB时钟产生电路，旨在保证时钟精度的同时、降低电路成本。

为实现上述目的，本发明提供一种USB时钟产生电路，包括晶振电路模块，所述电路还包括为USB模块提供时钟信号的RC振荡器模块，所述RC振荡器模块连接于所述晶振电路模块并接收所述晶振电路模块提供的基准时钟；所述RC振荡器模块包括RCO子电路、同步脉冲发生子电路、计数器子电路、开关控制子电路和时钟合成子电路；所述RCO子电路输出第一控制信号；所述同步脉冲发生子电路连接于所述晶振电路模块接收所述基准时钟，并输出第二控制信号；所述计数器子电路连接于所述RCO子电路和所述同步脉冲发生子电路并接收所述第一控制信号和所述第二控制信号，所述计数器子电路根据所述第一控制信号和所述第二控制信号进行计数，并根据计数值输出第三控制信号；所述开关控制子电路接收所述第二控制信号和所述第三控制信号，以分别控制所述开关控制子电路的接通/关断；所述时钟合成子电路接收所述第一控制信号和所述第二控制信号，经OR运算后输出所述USB模块所需的时钟信号。

优选地，所述RCO子电路包括第一电流源、第一比较器、第一电容、第一场效应管和第一反相器；

所述第一电流源为所述RCO子电路提供电流源，所述第一比较器连接于所述第一电流源、并将所述第一电流源与阈值电压进行比较，所述第一比较器的输出端输出第一控制信号；所述第一电容的一端连接于所述第一电流源、另一端接地；所述第一场效应管的漏极连接于所述第一电流源和第一电容的一端、栅极连接于第一反相器的输出端、漏极接地；所述第一比较器的输出端连接于所述开关控制子电路，所述开关控制子电路还连接于所述第一反相器的输入端。

优选地，所述开关控制子电路包括第一或非门单元，所述第一或非门单元的输入端分别接收所述第一控制信号、所述第二控制信号和所述第三控制信号，所述第一或非门单元的输出端连接于所述第一反相器的输入端。

优选地，所述同步脉冲发生子电路包括第三反相器、延时单元、与非门单元和第四反相器；

所述第三反相器的输入端连接于所述晶振电路模块并接收所述基准时钟，所述第三反相器的输出端连接于所述延时单元的输入端；

所述与非门单元的输入端连接于所述延时单元的输出端和所述晶振电路模块，所述与非门单元的输出端连接于所述第四反相器的输入端，所述第四反相器的输出端输出第二控制信号。

优选地，所述RCO子电路包括第一电流源、第一比较器、第一电容、第一场效应管、第一反相器和第二反相器；

所述第一电流源为所述RCO子电路提供电流源，所述第一比较器连接于所述第一电流源、并将所述第一电流源与阈值电压进行比较，所述第一比较器的输出端经所述第一反相器和所述第二反相器输出第一控制信号；所述第一电容的一端连接于所述第一电流源、另一端接地；所述第一场效应管的漏极连接于所述第一电流源和所述第一电容的一端、栅极连接于第二反相器的输出端、漏极接地；所述第一比较器的输出端连接于所述第一反相器的输入端，所述第一反相器的输出端连接于所述第二反相器的输入端。

优选地，所述开关控制子电路包括连接于所述同步脉冲发生子电路并接收第二控制信号的第一开关，还包括连接于所述计数器子电路并接收第三控制信号的第二开关，所述第一开关连接于所述第二开关，所述第二开关还连接于所述第一电容的一端。

优选地，所述同步脉冲发生子电路包括第二比较器、与非门单元、第四反相器、第二场效应管和第二电容；

所述第二比较器连接于所述第二电流源、并将所述第二电流源与阈值电压进行比较，并输出比较结果至所述与非门单元；所述与非门单元的输入端分别连接于所述第二比较器的输出端和所述晶振电路模块，所述与非门单元输出端连接于第四反相器的输入端；所述第四反相器的输出端输出第二控制信号；

所述第二电容的一端连接于第二电流源、另一端接地；所述第二场效应管的栅极连接于所述晶振电路模块、漏极连接于第二电容的一端和所述第二电流源、源极接地。

优选地，所述计数器子电路的CK输入端连接于所述RCO子电路并接收所述第一控制信号，用以对所述第一控制信号的上升沿进行计数；所述计数器子电路的RST输入端连接于所述同步脉冲发生子电路并接收所述第二控制信号，用以在所述第二控制信号高电平时对计数值进行清零；所述计数器子电路输出端输出第三控制信号。

优选地，所述时钟合成子电路包括第二或非门单元、第五反相器和二分频子电路；所述第二或非门单元的第一输入端连接于所述RCO子电路并接收所述第一控制信号，第二输入端连接于所述同步脉冲发生子电路并接收所述第二控制信号；所述第二或非门单元的输出端连接于所述第五反相器的输入端，所述第五反相器的输出端连接于所述二分频子电路，以输出时钟信号。

本发明技术方案通过晶振电路模块提供基准时钟，增加同步脉冲发生子电路、计数器子电路、开关控制子电路和时钟合成子电路，以使基准时钟对RCO子电路进行同步，即使在RCO子电路的精度较低的情况，也能保证全速USB时钟的应用需求。

附图说明

图1为现有技术中的时钟产生电路；

图2为现有技术中另一种时钟产生电路；

图3为本发明USB时钟产生电路的原理示意图；

图4为本发明USB时钟产生电路中RC振荡器模块的原理示意图；‘’

图5为本发明第一实施例中RC振荡器模块的电路结构示意图；

图6为本发明第二实施例中RC振荡器模块的电路结构示意图。

本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

下面结合附图对本发明进一步说明。

本发明实施例提供一种USB时钟产生电路，用于产生低成本的全速USB时钟，该USB时钟不仅可用于USB模块，还可应用于MCU等场景。

如图3、图4所示，该USB时钟产生电路包括晶振电路模块，所述电路还包括为USB模块提供时钟信号的RC振荡器模块，所述RC振荡器模块连接于所述晶振电路模块并接收所述晶振电路模块提供的基准时钟CK_XO；所述RC振荡器模块包括RCO子电路、同步脉冲发生子电路、计数器子电路、开关控制子电路和时钟合成子电路；所述RCO子电路输出第一控制信号RST_M；所述同步脉冲发生子电路连接于所述晶振电路模块接收所述基准时钟CK_XO，并输出第二控制信号RST_D；所述计数器子电路连接于所述RCO子电路和所述同步脉冲发生子电路并接收所述第一控制信号RST_M和所述第二控制信号RST_D，所述计数器子电路根据所述第一控制信号RST_M和所述第二控制信号RST_D进行计数，并根据计数值输出第三控制信号CtoN；所述开关控制子电路接收所述第二控制信号RST_D和所述第三控制信号CtoN，以分别控制所述开关控制子电路的接通/关断；所述时钟合成子电路接收所述第一控制信号RST_M和所述第二控制信号RST_D，经OR运算后输出所述USB模块所需的时钟信号。

本发明实施例在系统已有晶振电路和RCO子电路的前提下，增加同步脉冲发生子电路、计数器子电路、开关控制子电路和时钟合成子电路，便可以使用晶振电路的基准时钟CK_XO对RCO子电路进行同步，即使RCO子电路的精度较低的情况，也能保证全速USB时钟的应用需求。

如图5所示，在第一实施例中，包括第一电流源CS_M、第一比较器CMP_M、第一电容CAP_M、第一场效应管M1、第一反相器P1和第二反相器P2；第一电流源CS_M为所述RCO子电路提供电流源，第一比较器CMP_M连接于第一电流源CS_M、并将第一电流源CS_M与阈值电压VR进行比较，第一比较器CMP_M的输出端经第一反相器P1和第二反相器P2输出第一控制信号RST_M；第一电容CAP_M的一端连接于第一电流源CS_M、另一端接地；第一场效应管M1的漏极连接于第一电流源CS_M和第一电容CAP_M的一端、栅极连接于第二反相器P2的输出端、漏极接地；第一比较器CMP_M的输出端连接于第一反相器P1的输入端，第一反相器P1的输出端连接于第二反相器P2的输入端。

第一电流源CS_M对第一电容CAP_M充电，第一电容CAP_M上极板电压VCAP_M以斜升的方式增加，当其大于阈值电压VR的时候，第一比较器CMP_M的输出翻转，第一场效应管M1接通，第一电容CAP_M泄放电荷，使第一电容CAP_M上极板电压VCAP_M重新回到0，此时由于第一电容CAP_M上极板电压VCAP_M低于阈值电压VR，第一比较器CMP_M再次翻转，第一场效应管M1关断，第一电流源CS_M又重新对第一电容CAP_M充电，第一电容CAP_M上极板电压VCAP_M再次以斜升方式增加，如此往复，形成固定频率的脉冲以输出第一控制信号RST_M。

如图5所示，开关控制子电路包括连接于同步脉冲发生子电路并接收第二控制信号RST_D的第一开关S1，还包括连接于计数器子电路并接收第三控制信号CtoN的第二开关S2，第一开关S1连接于第二开关S2，第二开关S2还连接于第一电容CAP_M的一端。开关控制子电路中的第一开关S1和第二开关S2分别通过第二控制信号RST_D和第三控制信号CtoN控制接通/关断，且第一开关S1和第二开关S2还连接于RCO子电路，当第一开关S1和第二开关S2接通时，可使得第一控制信号RST_M与基准时钟CK_XO同步。

如图5所示，具体地，第一开关S1和第二开关S2均为场效应管。第二控制信号RST_D输出至第一开关S1的栅极，用以控制第一开关S1的接通/关断。第三控制信号CtoN输出至第二开关S2的栅极，用以控制第二开关S2的接通/关断。第一开关S1和第二开关S2的漏极连接于第一电容CAP_M的一端，第一开关S1和第二开关S2的源极接地。

如图5所示，同步脉冲发生子电路包括第二比较器CMP_D、与非门单元NAND、第四反相器P4、第二场效应管M2和第二电容CAP_D；第二比较器CMP_D连接于第二电流源CS_D、并将第二电流源CS_D与阈值电压VR进行比较，并输出比较结果至与非门单元NAND；与非门单元NAND的输入端分别连接于第二比较器CMP_D的输出端和晶振电路模块，与非门单元NAND输出端连接于第四反相器P4的输入端；第四反相器P4的输出端输出第二控制信号RST_D；第二电容CAP_D的一端连接于第二电流源CS_D、另一端接地；第二场效应管M2的栅极连接于晶振电路模块、漏极连接于第二电容CAP_D的一端和第二电流源CS_D、源极接地。同步脉冲发生子电路接收基准时钟CK_XO、输出第二控制信号RST_D以控制第一开关S1的接通/关断。

如图5所示，计数器子电路的CK输入端CK连接于RCO子电路并接收第一控制信号RST_M，用以对第一控制信号RST_M的上升沿进行计数；计数器子电路的RST输入端RST连接于同步脉冲发生子电路并接收第二控制信号RST_D，用以在第二控制信号RST_D高电平时对计数值进行清零；计数器子电路输出端CKO输出第三控制信号CtoN。

在具体实施例中，计数器子电路在第一控制信号RST_M上升沿触发计数，当第一控制信号RST_M上升沿来临时，其计数值加1。计数器子电路在第二控制信号RST_D为高电平时，将计数值清零。当计数器子电路的计数值等于预设计数值时，计数器子电路输出高电平，其余时刻输出0。

具体的，以基准时钟CK_XO上升沿为t=0 时刻，以基准时钟CK_XO为16MHz，预设计数值N_target为5，第一控制信号RST_M的周期T_rco为1/96MHz为例：

在t<0时，由于基准时钟CK_XO=0，第二控制信号RST_D为低电平，假定其他信号可以是任意值；

在t=0时，基准时钟CK_XO 由0 变1，使得第二控制信号RST_D由低电平变高电平，第一开关S1打开，第一电容CAP_M上极板电压VCAP_M为低电平，计数器子电路的计数值等于0，第三控制信号CtoN为低电平；

由于第二电容CAP_D上极板电压VCAP_D大于阈值电压VR，经过第二比较器CMP_D自身延时之后，第二控制信号RST_D 由高电平变低电平，此时第一开关S1和第二开关S2都是关断状态，RCO子电路开始发生振荡，第一控制信号RST_M每产生一个脉冲，计数器子电路的计数值增加1，当计数值到达预设计数值5时，第三控制信号CtoN由低电平变高电平，将第一电容CAP_M上极板电压VCAP_M拉到低电平，防止第6个脉冲的发生；

当基准电压CK_XO再次由0变1时，如前所述，第二控制信号RST_D由0变1，将计数器子电路的计数值清0，第三控制信号CtoN也再次为低，恢复到t=0时刻的状态，如此往复。

如图5所示，时钟合成子电路包括第二或非门单元NOR2、第五反相器P5和二分频子电路；第二或非门单元NOR2的第一输入端连接于RCO子电路并接收第一控制信号RST_M，第二输入端连接于同步脉冲发生子电路并接收第二控制信号RST_D；第二或非门单元NOR2的输出端连接于第五反相器P5的输入端，第五反相器P5的输出端连接于二分频子电路，以输出时钟信号。

在具体实施例中，以基准时钟CK_XO为16MHz为例，将第一控制信号RST_M和第二控制信号RST_D进行OR运算，可得到频率为96MHz的脉冲信号USB_96M，再对96MHz的脉冲信号USB_96M进行二分频，即可得到占空比50%的48MHz时钟USB_48M。在另一些实施例中，电路对占空比要求较低时，也可以省去二分频子电路，不对输出的信号进行分频。

由于第二控制信号RST_D 严格对齐了16MHz 的基准时钟CK_XO，并且每过5个周期对RCO子电路进行强行复位，进而对RCO子电路与基准时钟CK_XO进行同步，所以最终输出的脉冲串的频率误差不会累积，只要RCO子电路的频率偏离96MHz小于5%，都可用于全速USB。

在第二实施例中，为了减小电路面积、减少电路，可省去第一实施例中的第二比较器CMP_D、第二电流源CS_D和第二电容CAP_D，采用纯数字方式实现，将额外成本降低到0。

如图6所示，第二实施例中的USB时钟产生电路包括晶振电路模块、为USB模块提供时钟信号的RC振荡器模块，所述RC振荡器模块连接于所述晶振电路模块并接收所述晶振电路模块提供的基准时钟CK_XO；所述RC振荡器模块包括RCO子电路、同步脉冲发生子电路、计数器子电路、开关控制子电路和时钟合成子电路。

如图6所示，RCO子电路包括第一电流源CS_M、第一比较器CMP_M、第一电容CAP_M、第一场效应管M1和第一反相器P1；第一电流源CS_M为所述RCO子电路提供电流源，第一比较器CMP_M连接于第一电流源CS_M、并将第一电流源CS_M与阈值电压VR进行比较，第一比较器CMP_M的输出端输出第一控制信号RST_M；第一电容CAP_M的一端连接于第一电流源CS_M、另一端接地；第一场效应管M1的漏极连接于第一电流源CS_M和第一电容CAP_M的一端、栅极连接于第一反相器P1的输出端、漏极接地；第一比较器CMP_M的输出端连接于开关控制子电路，开关控制子电路还连接于第一反相器P1的输入端。

如图6所示，开关控制子电路包括第一或非门单元NOR1，第一或非门单元NOR1的输入端分别接收第一控制信号RST_M、第二控制信号RST_D和第三控制信号CtoN，第一或非门单元NOR1的输出端连接于第一反相器P1的输入端。

如图6所示，同步脉冲发生子电路包括第三反相器P3、延时单元DU、与非门单元NAND和第四反相器P4；第三反相器P3的输入端连接于晶振电路模块并接收基准时钟CK_XO，第三反相器P3的输出端连接于延时单元DU的输入端；与非门单元NAND的输入端连接于延时单元DU的输出端和晶振电路模块，与非门单元NAND的输出端连接于第四反相器P4的输入端，第四反相器P4的输出端输出第二控制信号RST_D。

如图6所示，计数器子电路的CK输入端CK连接于RCO子电路并接收第一控制信号RST_M，用以对第一控制信号RST_M的上升沿进行计数；计数器子电路的RST输入端RST连接于同步脉冲发生子电路并接收第二控制信号RST_D，用以在第二控制信号RST_D高电平时对计数值进行清零；计数器子电路输出端CKO输出第三控制信号CtoN。

如图6所示，时钟合成子电路包括第二或非门单元NOR2和第五反相器P5；第二或非门单元NOR2的第一输入端连接于RCO子电路并接收第一控制信号RST_M，第二输入端连接于同步脉冲发生子电路并接收第二控制信号RST_D；第二或非门单元NOR2的输出端连接于第五反相器P5的输入端，第五反相器P5的输出端输出时钟信号。

应当理解的是，以上仅为本发明的优选实施例，不能因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (9)

1.一种USB时钟产生电路，包括晶振电路模块，其特征在于，所述电路还包括为USB模块提供时钟信号的RC振荡器模块，所述RC振荡器模块连接于所述晶振电路模块并接收所述晶振电路模块提供的基准时钟；所述RC振荡器模块包括RCO子电路、同步脉冲发生子电路、计数器子电路、开关控制子电路和时钟合成子电路；

所述RCO子电路输出第一控制信号；

所述同步脉冲发生子电路连接于所述晶振电路模块接收所述基准时钟，并输出第二控制信号；

所述计数器子电路连接于所述RCO子电路和所述同步脉冲发生子电路并接收所述第一控制信号和所述第二控制信号，所述计数器子电路根据所述第一控制信号和所述第二控制信号进行计数，并根据计数值输出第三控制信号；

所述开关控制子电路接收所述第二控制信号和所述第三控制信号，以分别控制所述开关控制子电路的接通/关断；

所述时钟合成子电路接收所述第一控制信号和所述第二控制信号，经OR运算后 输出所述USB模块所需的时钟信号。

2.根据权利要求1所述的USB时钟产生电路，其特征在于，所述RCO子电路包括第一电流源、第一比较器、第一电容、第一场效应管和第一反相器；

所述第一电流源为所述RCO子电路提供电流源，所述第一比较器连接于所述第一电流源、并将所述第一电流源与阈值电压进行比较，所述第一比较器的输出端输出第一控制信号；所述第一电容的一端连接于所述第一电流源、另一端接地；所述第一场效应管的漏极连接于所述第一电流源和第一电容的一端、栅极连接于第一反相器的输出端、漏极接地；所述第一比较器的输出端连接于所述开关控制子电路，所述开关控制子电路还连接于所述第一反相器的输入端。

3.根据权利要求2所述的USB时钟产生电路，其特征在于，所述开关控制子电路包括第一或非门单元，所述第一或非门单元的输入端分别接收所述第一控制信号、所述第二控制信号和所述第三控制信号，所述第一或非门单元的输出端连接于所述第一反相器的输入端。

4.根据权利要求2所述的USB时钟产生电路，其特征在于，所述同步脉冲发生子电路包括第三反相器、延时单元、与非门单元和第四反相器；

所述第三反相器的输入端连接于所述晶振电路模块并接收所述基准时钟，所述第三反相器的输出端连接于所述延时单元的输入端；

所述与非门单元的输入端连接于所述延时单元的输出端和所述晶振电路模块，所述与非门单元的输出端连接于所述第四反相器的输入端，所述第四反相器的输出端输出第二控制信号。

5.根据权利要求1所述的USB时钟产生电路，其特征在于，所述RCO子电路包括第一电流源、第一比较器、第一电容、第一场效应管、第一反相器和第二反相器；

所述第一电流源为所述RCO子电路提供电流源，所述第一比较器连接于所述第一电流源、并将所述第一电流源与阈值电压进行比较，所述第一比较器的输出端经所述第一反相器和所述第二反相器输出第一控制信号；所述第一电容的一端连接于所述第一电流源、另一端接地；所述第一场效应管的漏极连接于所述第一电流源和所述第一电容的一端、栅极连接于第二反相器的输出端、漏极接地；所述第一比较器的输出端连接于所述第一反相器的输入端，所述第一反相器的输出端连接于所述第二反相器的输入端。

6.根据权利要求5所述的USB时钟产生电路，其特征在于，所述开关控制子电路包括连接于所述同步脉冲发生子电路并接收第二控制信号的第一开关，还包括连接于所述计数器子电路并接收第三控制信号的第二开关，所述第一开关连接于所述第二开关，所述第二开关还连接于所述第一电容的一端。

7.根据权利要求5所述的USB时钟产生电路，其特征在于，所述同步脉冲发生子电路包括第二比较器、与非门单元、第四反相器、第二场效应管和第二电容；

所述第二比较器连接于所述第二电流源、并将所述第二电流源与阈值电压进行比较，并输出比较结果至所述与非门单元；所述与非门单元的输入端分别连接于所述第二比较器的输出端和所述晶振电路模块，所述与非门单元输出端连接于第四反相器的输入端；所述第四反相器的输出端输出第二控制信号；

所述第二电容的一端连接于第二电流源、另一端接地；所述第二场效应管的栅极连接于所述晶振电路模块、漏极连接于第二电容的一端和所述第二电流源、源极接地。

8.根据权利要求1所述的USB时钟产生电路，其特征在于，所述计数器子电路的CK输入端连接于所述RCO子电路并接收所述第一控制信号，用以对所述第一控制信号的上升沿进行计数；所述计数器子电路的RST输入端连接于所述同步脉冲发生子电路并接收所述第二控制信号，用以在所述第二控制信号高电平时对计数值进行清零；所述计数器子电路输出端输出第三控制信号。

9.根据权利要求1所述的USB时钟产生电路，其特征在于，所述时钟合成子电路包括第二或非门单元、第五反相器和二分频子电路；所述第二或非门单元的第一输入端连接于所述RCO子电路并接收所述第一控制信号，第二输入端连接于所述同步脉冲发生子电路并接收所述第二控制信号；所述第二或非门单元的输出端连接于所述第五反相器的输入端，所述第五反相器的输出端连接于所述二分频子电路，以输出时钟信号。

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