RU2001107011A - METHOD AND DEVICE FOR COMPRESSING SIGNALS IN THE FORMAT WITH A FIXED COMMAND WITHOUT INTRODUCING OFFSET - Google Patents

METHOD AND DEVICE FOR COMPRESSING SIGNALS IN THE FORMAT WITH A FIXED COMMAND WITHOUT INTRODUCING OFFSET

Info

Publication number
RU2001107011A
RU2001107011A RU2001107011/09A RU2001107011A RU2001107011A RU 2001107011 A RU2001107011 A RU 2001107011A RU 2001107011/09 A RU2001107011/09 A RU 2001107011/09A RU 2001107011 A RU2001107011 A RU 2001107011A RU 2001107011 A RU2001107011 A RU 2001107011A
Authority
RU
Russia
Prior art keywords
signal
bit
output
bits
significant
Prior art date
Application number
RU2001107011/09A
Other languages
Russian (ru)
Other versions
RU2233024C2 (en
Inventor
Кристофер К. РИДДЛ
Джеффри А. ЛЕВИН
Original Assignee
Квэлкомм Инкорпорейтед
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US09/134,248 external-priority patent/US6148317A/en
Application filed by Квэлкомм Инкорпорейтед filed Critical Квэлкомм Инкорпорейтед
Publication of RU2001107011A publication Critical patent/RU2001107011A/en
Application granted granted Critical
Publication of RU2233024C2 publication Critical patent/RU2233024C2/en

Links

Claims (5)

1. Способ сжатия N-разрядного сигнала на К разрядов, в котором сигнал представлен в формате с дополнением до двух и К<N, причем разряд 1 сигнала является наименее значащим разрядом, а разряд N сигнала является наиболее значащим разрядом, заключающийся в том, что выводят N-K наиболее значащих разрядов сигнала, если разряд К сигнала равен "0", добавляют "1" к N-K наиболее значащим разрядам сигнала и выводят результат упомянутого добавления, если разряд К сигнала равен "I", и если разряды с К-1 по разряд 1 сигнала не равны "0", и определяют нечетность или четность N-K наиболее значащих разрядов сигнала, если разряд К сигнала равен "I", и если разряды с К-1 по разряд 1 сигнала все равны "0", и если четные, то добавляют "1" к N-K наиболее значащим разрядам сигнала и выводят результат упомянутого добавления, а если нечетные, то выводят N-K наиболее значащих разрядов сигнала.1. A method of compressing an N-bit signal into K bits, in which the signal is presented in a format with an addition of up to two and K <N, wherein bit 1 of the signal is the least significant bit, and bit N of the signal is the most significant bit, namely, that output the NK most significant bits of the signal if the bit K of the signal is "0", add "1" to the NK most significant bits of the signal and output the result of the addition if the bit K of the signal is "I", and if bits K-1 to bit 1 of the signal is not equal to "0", and odd or even nK of the most significant bits of the signal, if bit K of the signal is "I", and if bits K-1 to bit 1 of the signal are all "0", and if even, then add "1" to the NK most significant bits of the signal and output the result of the above addition, and if it is odd, then NK of the most significant bits of the signal are output. 2. Способ по п. 1, отличающийся тем, что при определении нечетности или четности проверяют разряд К+1 сигнала, причем сигнал является нечетным, если разряд К+1 равен "I", и сигнал является четным, если разряд К+1 равен "0". 2. The method according to p. 1, characterized in that when determining the oddness or parity, check the discharge K + 1 of the signal, the signal is odd if the discharge K + 1 is "I", and the signal is even if the discharge K + 1 is "0". 3. Система для сжатия N-разрядного сигнала на К разрядов, в которой сигнал представлен в формате с дополнением до двух и K<N, причем разряд 1 сигнала является наименее значащим разрядом, а разряд N сигнала является наиболее значащим разрядом, содержащая первое средство для определения того, равен ли "0" разряд К сигнала, и если это так, для вывода N-K наиболее значащих разрядов сигнала, второе средство для определения того, равен ли "1" разряд К сигнала, и если это так, для определения, не равны ли все разряды с К-1 по разряд 1 сигнала "0", и если это так, добавления "1" в N-K наиболее значащих разрядов сигнала и выведения результатов упомянутого добавления, и третье средство для определения того, равен ли "1" разряд К сигнала, и если это так, определения, равны ли "0" все разряды с К-1 по разряд 1, и если это так, определения нечетности или четности N-K наиболее значащих разрядов сигнала, и если они нечетные, добавления "1" к N-K наиболее значащим разрядам сигнала и выведения результата упомянутого добавления, а если они четные, выведения N-K наиболее значащих разрядов сигнала. 3. A system for compressing an N-bit signal into K bits, in which the signal is presented in a format with an addition of up to two and K <N, wherein bit 1 of the signal is the least significant bit, and bit N of the signal is the most significant bit, containing the first means for determining whether the "0" bit of the signal K is equal, and if so, to output the NK most significant bits of the signal, the second means for determining whether the "1" bit of the signal K is equal, and if so, for determining, are not whether all bits from K-1 to bit 1 of the signal "0", and if so, to adding “1” to NK of the most significant bits of the signal and deriving the results of the above addition, and third means for determining whether “1” is the bit K of the signal, and if so, determining whether “0” are all bits with K-1 by bit 1, and if so, determine the oddness or parity of the NK most significant bits of the signal, and if they are odd, add “1” to the NK most significant bits of the signal and display the result of the addition, and if they are even, output the NK of the most significant bits signal. 4. Система по п. 3, отличающаяся тем, что третье средство для определения нечетности или четности содержит средство для проверки разряда К+1 сигнала, причем сигнал является нечетным, если разряд К+1 равен "1", и сигнал является четным, если разряд К+1 равен "0". 4. The system according to p. 3, characterized in that the third means for determining the oddness or parity contains means for checking the discharge K + 1 of the signal, the signal being odd if the discharge K + 1 is "1", and the signal is even if bit K + 1 is "0". 5. Система для сжатия N-разрядного сигнала на К разрядов, в которой сигнал выражен в формате с дополнением до двух и K<N, причем разряд 1 сигнала является наименее значащим разрядом, а разряд N сигнала является наиболее значащим разрядом, содержащая первое средство ИЛИ для определения того, равен ли "1" один или более разрядов с 1 по К-1, причем первое средство ИЛИ имеет первый выход, первое средство ИЛИ-НЕ для определения того, равны ли одновременно "0" сигнал на упомянутом первом выходе и разряд К+1 сигнала, причем первое средство ИЛИ-НЕ имеет второй выход, второе средство ИЛИ для определения того, равен ли "1" сигнал на упомянутом первом выходе или упомянутом втором выходе, причем второе средство ИЛИ имеет третий выход, первое средство И для определения того, равны ли одновременно "1" сигнал на упомянутом третьем выходе и разряд К сигнала, причем второе средство И имеет четвертый выход, сумматор для добавления сигнала на упомянутом четвертом выходе к N-K наиболее значащим разрядам сигнала и вывода результата упомянутого добавления. 5. A system for compressing an N-bit signal into K bits, in which the signal is expressed in a complement of two and K <N, and bit 1 of the signal is the least significant bit, and bit N of the signal is the most significant bit, containing the first means OR to determine whether "1" is equal to one or more bits from 1 to K-1, with the first means OR having a first output, the first means OR NOT to determine whether the signal at the first output and the discharge are equal at the same time K + 1 signal, and the first means OR NOT has a second an output, second OR means for determining whether the “1” signal is equal to said first output or said second output, wherein the second OR means has a third output, first means AND to determine whether the “1” signal is equal at the same time to the third output and a signal discharge K, wherein the second means And has a fourth output, an adder for adding a signal at said fourth output to NK to the most significant bits of the signal and outputting the result of said addition.
RU2001107011/09A 1998-08-14 1999-08-13 Method and device for no-offset fixed-point signal compression RU2233024C2 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/134,248 1998-08-14
US09/134,248 US6148317A (en) 1998-08-14 1998-08-14 Method and apparatus for compressing signals in a fixed point format without introducing a bias

Publications (2)

Publication Number Publication Date
RU2001107011A true RU2001107011A (en) 2003-03-27
RU2233024C2 RU2233024C2 (en) 2004-07-20

Family

ID=22462453

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2001107011/09A RU2233024C2 (en) 1998-08-14 1999-08-13 Method and device for no-offset fixed-point signal compression

Country Status (11)

Country Link
US (1) US6148317A (en)
EP (1) EP1110325B1 (en)
JP (1) JP4354648B2 (en)
KR (1) KR20010072504A (en)
CN (1) CN1321269A (en)
AT (1) ATE270009T1 (en)
AU (1) AU767325B2 (en)
CA (1) CA2340421A1 (en)
DE (1) DE69918313T2 (en)
RU (1) RU2233024C2 (en)
WO (1) WO2000010253A2 (en)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6243728B1 (en) * 1999-07-12 2001-06-05 Sony Corporation Of Japan Partitioned shift right logic circuit having rounding support
GB0031771D0 (en) * 2000-12-29 2001-02-07 Lsi Logic Corp Bit reduction using dither,rounding and error feedback
JP3755602B2 (en) * 2003-03-04 2006-03-15 ソニー株式会社 Signal processing apparatus, program for credit processing apparatus, recording medium recording signal processing apparatus program, and signal processing method
US8301803B2 (en) 2009-10-23 2012-10-30 Samplify Systems, Inc. Block floating point compression of signal data

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3199371B2 (en) * 1990-07-30 2001-08-20 松下電器産業株式会社 Rounding device
US5214598A (en) * 1990-11-09 1993-05-25 Adaptive Solutions, Inc. Unbiased bit disposal apparatus and method
EP0511971A4 (en) * 1990-11-09 1993-08-11 Adaptive Solutions, Inc. Unbiased bit disposal apparatus and method
US5424967A (en) * 1993-11-29 1995-06-13 Hewlett-Packard Company Shift and rounding circuit and method
US5696710A (en) * 1995-12-29 1997-12-09 Thomson Consumer Electronics, Inc. Apparatus for symmetrically reducing N least significant bits of an M-bit digital signal

Similar Documents

Publication Publication Date Title
KR930020997A (en) Variable Length Codeword Decode for Digital Communication Systems
KR970016931A (en) High speed error or equivalent comparator circuit
RU2001107011A (en) METHOD AND DEVICE FOR COMPRESSING SIGNALS IN THE FORMAT WITH A FIXED COMMAND WITHOUT INTRODUCING OFFSET
KR850003641A (en) Method and device for compensating cutoff of sample signal
KR910005570A (en) Programmable Subframe PWM Circuit
EP0176099A2 (en) Method and apparatus for error correction
KR960001996A (en) Frame / Burst Synchronization and Error Detection System Using Cyclic Code
EP1039370B1 (en) Modulo address generator and a method for implementing modulo addressing
KR960706169A (en) Method and Apparatus for Encoding
US6574722B2 (en) Semiconductor storage device
US10951230B1 (en) Method and apparatus for ternary mapping
JPS5745795A (en) Scanning device
JPS54152832A (en) Loading system
SU1049983A1 (en) Device for checking read-only memory unit
DE69709358T2 (en) Contextual data compression
GB2332834A (en) Convolution encoder with look-up table
KR960001978A (en) Barrel shifter circuit
KR970058212A (en) Remote control signal decoder and code data search method of decoded remote control signal
JPH0233172B2 (en)
KR960042332A (en) Arithmetic correction circuit of digital transform coder
JPS57208769A (en) Detecting system for significant picture element block
KR920007380A (en) Scrambling circuit
JPS5925416A (en) Waiting circuit
KR950010382A (en) ROM Table Selection Circuit in Variable Length Code Decoder
KR970050817A (en) Synchronous data processing device of CD-ROM decoder