RU1829030C - Устройство дл накоплени чисел с плавающей зап той - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в разработках специализированных процессоров . Цель изобретени  - повышение быстродействи  устройства. Устройство дл  накоплени  чисел с плавающей зап той содержит шину 1 задани  пор дка, шину 2 задани  мантиссы, шины 3, 4 синхронизации слова и массива, блок 5 анализа пор дка , блок6 преобразовани  мантиссы,блок управлени , блок 8 суммировани , накопитель 9, формирователь 10 результата, формирователь 11 адреса, анализатор 12, выход 13 мантиссы результата, выход 14 пор дка результата и выход 15 готовности результата , соединенные между собой функционально . 2 з.п.ф-лы, 5 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано в специализированных процессорах.

Целью устройства  вл етс  повышение быстродействи  и повышение точности за счет исключени  потери информативности.

На фиг. 1 показан блок схемы устройства накоплени  чисел с плавающей зап той; на фиг. 2 - схема анализатора; на фиг. 3 - схема формировател  результата; на фиг. 4 и 5 - алгоритмы работы устройства.

Устройство накоплени  чисел с плавающей зап той содержит шину задани  пор дка 1, шину 2 задани  мантиссы, шины 3, 4 синхронизации слова и начала массива, блок анализа пор дка 5, блок преобразовани  мантиссы 6, блок управлени  7, блок суммировани  8, накопитель 9, формирователь результата 10, формирователь адреса 11, анализатор 12. На фиг. 1 также показаны

выход мантиссы результата 13, выход пор дка результата 14, выход готовности результата 15, причем шина задани  пор дка

Iсоединена с информационным --, входами блока преобразовани  мантиссы 6 и формирователем адреса 11 через преобразователь пор дка 5, перва  группа входов которого подключена к шине задани  мантиссы 2, первый выход блока преобразовател  пор дка 5 подключен ко второму входу блока преобразовани  мантиссы 6, перва  группа выходов 16 формировател  адреса

I1соединена с адресными входами накопител  9 и анализатора 12, выход которого соединен со входами логического услови  блока управлени  7 и с информационными входами формировател  адреса 11, входы блока управлени  7 соединены с шинами синхронизации слова и массива устройства 3 и 4, втора  группа выходов формировател 

00

ю ю о

СА

О

адреса 11 соединена со входами формировател  результата 10, первый выход блока суммировани  8 соединен с информационными входами накопител  9 и анализатора 12, второй выход блока суммировани  соединен с информационными входами формировател  результата 10, первый выход накопител  9 соединен с первым информационным входом блока суммировани  8, второй вход которого соединен с выходом блока преобразовани  мантиссы 6, выходы блока управлени  7 соединены со входами формировател  адреса 11, накопител  9, блока суммировани  8, анализатора 12 и формировател  результатов 10, третий выход блока суммировани  8 соединен со входом признака переполнени  блока управлени  7, второй выход накопител  9 соединен со входом признака минимального по модулю числа блока управлени  7, перва  и втора  группы выходов блока формировател  результата образуют выход мантиссы результата 13 и выход пор дка результата 14 соответственно.

Преобразователь пор дка 5 предназначен дл  преобразовани  пор дка 1 накапливаемых чисел и формировани  кода главного пор дка К, где

к

и локального пор дка г, где гл. Здесь m - разр дность мантиссы (без знака ).

Блок 6 преобразовател  мантиссы 6 предназначен дл  сдвига мантиссы накапливаемых чисел на г разр дов влево и формировани  двух частей (фрагментов) мантиссы со знаками

-старшие г разр дов;

-младшие - остальные, т.е. образовани  на выходе блока 6 слов двойной (2т) разр дности.

Передача и обработка этих фрагментов может идти последовательно или параллельно . В насто щем описании прин т вариант параллельной отработки, поэтому св зи с выхода блока 6 на вход блока 9, с выхода блока 9 на входы блоков 8 и 12, с выхода блока 8 на входы блока 9 и 10 имеют двойную разр дность, а блоки 9, 10 и 11 состо т из двух частей так, что блок суммировани  8 и накопитель 9 принимают и передают данные двойной разр дности и предназначены дл  обработки параллельно двух слов одинарной разр дности фрагментов .

При этом данные на выходе блока 6 имеют вид

000 ... ОХХХХХ..ХООО... О г m-r

5Возможно использование m - разр дных слов, если 2т - разр дный код преобразовать на выходе блока 6 в два m - разр дных вида

10

00 .. ОХ ... X

1-е слово:

15 2-е слово:

Х...ХО...О

m-r

Размещение знакового разр да может быть осуществлено различными способами.

в описании прин то, что знак передаетс  и хранитс  вместе с фрагментом и занимает старший т+1 разр д.

Блок 7 управлени  предназначен дл  управлени  и синхронизации всеми составными част ми предложенного устройства и может быть реализован как блок микропрограммного управлени ,

Блок суммировани  8 предназначен дл  сложени  фрагментов мантиссы с учетом

знаков и может быть выполнен в виде двух трехвходовых сумматоров чисел со знаком и соответствующих регистров дл  временного хранени  переносов, представл ющих одноразр дные числа со знаком.

Накопитель 9 предназначен дл  запоминани  фрагментов мантиссы и выработки признака минимального по модулю числа, т.е. содержащего либо единственную единицу в младшем разр де, либо все единицы.

Формирователь адреса 11 предназначен дл  формировани  адресов накопител  9 и соединен с ним св зью 16.

Анализатор 12 предназначен дл  формировани  таблицы адресов, содержащей

перечень ненулевых  чеек накопител  9.

Анализатор 12 (см. фиг. 2) состоит из двух идентичных частей, объединенных на выходе, и содержит дешифраторы адреса 17.1 и 17.2. элементы И 18.1, 18.2, 19.1 и

19.2, образующие коммутаторы 20.1 и 20.2, группы элементов ИЛИ 21.1, 21.2, группы триггеров 22.1, 22.2 и шифратор 23. Коммутатор 20.1 содержит элементы И 18.1d (где .3, 5, 7 ...) и элементы И 19.1d, коммутатор 20.2 содержит элементы И 18,2f (, 4, б, 8 ...) и элементы И 19.2f. Последовательность адресов анализатора и их четность полностью соответствует системе адресов накопител  9. Вход разрешени  дешифраторов 17.1 и 17.2, вход кода операции 24,

вход сброса анализатора 26 соединены с выходами пол  управлени  блока управлени  7, группа информационных входов дешифраторов 17.1 и 17.2 соединена с первой и второй группой адресных входов 16 анализатора 12  вл ютс  общими с адресными входами накопител  9. Выходы дешифраторов 17.1 и 17.2 соединены с управл ющими входами соответствующих коммутаторов 20.1 и 20.2, вход разрешени  24 дешифраторов 17.1 и 17.2, вход сброса 26 соединены с выходами блока управлени  7, а вторые входы элементов ИЛИ групп 21.1 и 21.2 соединены со входом сброса 26.

Выходы коммутаторов 20.1 и 20.2 соединены со входами установки соответствующих триггеров 22.1 и 22.2, а вторые выходы коммутаторов 20.1 и 20.2 соединены с группой входов соответствующих элементов ИЛИ 21.2 и 21.2.

Входы данных 27.1 и 27.2 соединены с первым информационным выходом блока суммировани  8 и через схемы сравнени  кода с нулем 28.1 и 28.2 соединены с управл ющими входами коммутаторов 20.1 и 20.2, которые предназначены дл  установки триггеров 22.1 и 22.2 в состо ние 1, если в накопителе 8 этому адресу соответствует  чейка с содержимым, равным нулю.

Элементы ИЛИ 21.1 и 21.2 предназначены дл  объединени  сигналов сброса триггеров, что соответствует ситуации начального сброса от блока 7 и установки в нуль в случае прихода О информации в выбранный триггер.

Триггеры 22,1 и 22.2 предназначены дл  хранени  признаков неравенства нулю соответствующем разр дам этих триггеров группы. Триггеры и их выходы пронумерованы в соответствии с нумерацией  чеек в накопителе 9.

Шифратор состо ни  23 предназначен дл  определени  адреса старшей  чейки, содержимое которого отлично от О, а его выход 25 подключен ко входам блоков 7 и 11, причем формирователь адреса 11 использует код адреса, сформированный на выходе 25, а блок управлени  7 использует нулевое состо ние шифратора, как признак отсутстви  данных.

Формирователь результата 10 (фиг. 3) содержит умножитель на константу 36, например , ПЗУ, сумматор 37, компараторы 30, шифратор 31, сдвигатель 32 реализованный , например, на умножител х 32.1 и 32.2, причем 34 и 35 - входы синхронизации умножителем . Вход формировател  результата К с выхода блока 11 соединен со входом умножител  на константу т, выход которого соединен со входом сумматора пор дка 37, группа выходов которого образует выход 14 (пор док результата). Выход мантиссы формировател  результата 13 соединен с группой выходов элементов ИЛИ

группы 33.

Первые и вторые входы злементов ИЛИ группы 33 соединены с выходами умножителей 32.1 и 32.2 соответственно, первые группы информационных входов которых

0 соединены с первой группой выходов шифратора 31 (унитарный код), втора  группа выходов которого (позиционный код) соединена с второй группой информационных входов сумматора 37, информационный

5 вход шифратора 31 соединен с выходами группы компараторов 30. Входна  магистраль старшей части 29.1 (группа информационных входов с первого по m+1-ый р ды формировател  результата 10)соединена со

0 второй группой информационных входов умножител  32,1 и с первыми входами соответствующих компараторов группы 30, т- ый вход первой группы информационных входов формировател  результата 10 сое5 динен с вторыми входами компараторов 30, втора  группа информационных входов формировател  результата 10, исключа  знак (разр д т-Н), соединена с второй группой информационных входов умножител 

0 32.2, со сдвигом на один номер. Остальные управл ющие входы обоих умножителей 32.1, 32.2 подключены к шине нулевого потенциала .

Группа компараторов 30 предназначе5 на дл  формировани  абсолютной величины кода мантиссы, поступающей по магистрали 29.1 (29.2), выполнена на схемах равнозначности .

Поскольку старша  часть выбираетс 

0 из  чеек накопител  9, адрес которой по анализатору определ етс , как адрес именно той самой старшей  чейки, содержимое которой отлично от нул , поэтому с ,а старша  часть, передаваема  в 10, отлична от

5 нул  и дл  определени  пор дка достаточно проанализировать число старших нулей старшей части,

Шифратор 31 предназначен дл  определени  величины пор дка г дл  нормализа0 ции результата и выдает значение, разное номеру разр да, занимаемое старшей единицы , в позиционном и унитарном коде.

Группа элементов ИЛИ 33 предназначена дл  объединени  соответствующих раз5 р дов, полученных в результате сдвига и формировани  мантиссы результата.

Блок управлени  7 может быть реализован как устройство микропрограммного управлени . Блок 7 содержит тактовый генератор запуск которого возможен по переднему фронту сигнала синхронизации как слова, так и массива. Этот сигнал  вл етс  пусковым сигналом, а соответствующа  шина пусковой шиной,

Работа устройства основана на исполь- зовании представлени  чисел в форме с циклической зап той или с плавающим началом, предназначенного дл  управлени  операции сложени  чисел с плавающей зап той.

Представление с плавающим началом дл  числа X имеет вид

Р -1

q, где: q / и А - мантисса.

Пусть m некоторое целое (например, m - равно числу разр дов мантиссы без знака ).

Тогда главный пор док определ етс  как,

Р -1 К Е , а локальный как

r res(),(1)

m

где или 1, а - цела  (положительна  или отрицательна ) часть (ближайшее мень- шее число), q - основание системы счислени .

Такое предложение позвол ет располагать на одних и тех же позици х разр ды мантиссы, отличающиес  друг от друга по пор дку на величину, кратную т. Будем считать в дальнейшем . При этом m+r.

Представление чисел в форме с плавающим началом позвол ет осуществить сложе- ние аналогично представлению с фиксированной зап той без выравнивани  пор дков и сдвига слагаемых.

Рассмотрим конкретное число X. Его код мантиссы занимает на разр дной оси позицию , характеризующуюс  парой (К, Р), где

К , .

Например дл  чисел

,1

,12

,15

,15

Таким образом, г - равно числу старших разр дов, расположенных левее зап той.

Запишем , где

Разр дна  ось содержит Pmax+m-Pmin разр дных позиций

5 0

5

0

5

0

5

0

5

0

5

Иногда используетс  эквивалентное представление с целочисленной мантиссой т.е.

m

О , которое полностью эквивалентно предыдущему. Это представление с целочисленной мантиссой будет использовано в числовых примерах;

Алгоритмы преобразовани  чисел

Алгоритм преобразовани  чисел, представленных в форме с плавающей зап той в форму с циклической зап той назовем алгоритмом расщеплени , а обратного - алгоритмом объединени .

Расщепление кода  вл етс  разложением на два отдельных кода, Объединение кодов  вл етс  обратной операцией и объедин ет коды в том случае, когда старший значащий разр д младшего кода (А2)  вл етс  следующим по пор дку, т.е. имеющим на единицу меньше пор док, чем младший разр д старшего кода (А1).

1.Алгоритм расщеплени  чисел (мантисса в дополнительном коде) состоит в следующем:

Числа вида (Р, SA), где: S - знак, А - мантисса, Р - пор док, расщепл ютс  на два кода следующим образом:

- производитс  сдвиг кода SA вправо на m-r разр дов, причем сдвиг производитс  с расширением знака.

Полученный код разбиваетс  на 2 части по гп разр дов (т+1 разр д знака):

старша : SSS ... (ЗАч)

младша  О (А2) 000.

Эти полученные два кода могут обрабатыватьс  независимо.

2.Алгоритм объединени  кодов.

При объединении двух частей в один код возможны различные комбинации знаков, поскольку оба кода обрабатываютс  независимо . Возможны все 4 случа , соответствующие разным комбинаци м знаков.

Можно показать, что объединение т+1 - разр дных кодов SiAi и $2А2 образует 2т+1 разр дный код , если одновременно не выполнены два услови :

(2) ISi имеет вид 00 .. 01 и SiS2+SiS2 1

Если услови  (2) выполн ютс  одновременно , то это особый случай. При этом обнул етс   чейка содержаща  Аь измен етс  знак Аа и производитс  повторный анализ.

Анализ признаков .. 01, Si и S2 выполн етс  при считывании данных из накопител  8 и при необходимости измен етс  пор док выполнени  переходов при выполнении микрокоманд в блоке 7.

В результате операции накоплени  чисел в  чейках накопител  9 будут расположены числа, имеющие пор док, определ ющийс  адресом  чейки.

В большинстве случаев две старших  чейки с достаточной точностью полностью представл ют результат накоплени , если же выполнено (2), что необходим дополнительный анализ.

Дл  формировани  результата:

1.Обнаруживают старшую с отличным от нул  содержимым  чейку и определ ют ее адрес (это выполн ет анализатор и результат формируетс  на выходе шифратора 23)

2.Провер ют условие (2), если оно не выполнено, что по содержимому двух старших  чеек формируетс  окончательный результат .

3.Если условие (2) выполнено, то проводитс  преобразование данных в двух старших  чейках, при этом содержимое старшей  чейки игнорируетс , определ етс  содержимое следующих двух  чеек, после этого измер етс  знак старшей из этих двух  чеек в блоке суммировани  8 и при необходимости повтор етс  процедура начина , с п. 1.

Устройство работает следующим образом .

На вход 4 пуска начала проходит сигнал , по фронту которого инициируетс  работа устройства. Этот сигнал проходит на блок управлени  7, который может содержать управл емый тактовый генератор (возможна инициаци  фронтом сигнала 3).

При необходимости в программу может быть заложено формирование сигнала готовности 15.

Поступающие по шинам 1 и 2 пор док и мантисса очередного числа сопровождаютс  сигналом синхронизации числа.

Блок анализа пор дка 5 формирует коды К и г в соответствии с соотношением (1).

Код г поступает на информационный вход сдвигател  в блоке преобразовани  мантиссы.

Код главного пор дка К поступает на входы формировател  адреса 11.

В формирователе адреса 11 адреса формируютс  последовательные адреса a+k и a+k+1, где: а - базовый адрес, поступающий из блока управлени .

В зависимости от четности К старша  и младша  часть кода двойной разр дности занос тс  непосредственно или после перестановки в соответствующие части блока 9.

Если нет переноса, то операци  добавлени  данного числа закончена и устройства переходит к приему накоплени  следующего числа.

Если есть перенос, то выполн етс  добавление переносов, причем формирователь адреса 11 формирует адрес, увеличенный на 1,

В анализаторе 12 каждый триггер групп 22.1 и 22.2 соответствует одной  чейке накопител  9, причем ее адрес соответствует

0 значению главного пор дка К. Первоначально триггеры установлены в О сигналом 26, поступающим из блока управлени  7. При записи в накопитель 9 схемами 28.1 (28.2) анализируетс  равенство кодов нулю, и, со5 ответственно, устанавливаетс  соответствующий триггер 22.1 ил и 22.2 (единица-при нулевом коде, и нуль - а противном случае) с помощью дешифраторов 17.1 (17.2), которые дублируют дешифраторы адреса нако0 пител  9 и обеспечивают при каждом выполнении операции записи в накопитель 9.

Одна группа триггеров, как и один блок пам ти, хранит четные адреса, друга  - не5 четные. В соответствии с этим выходы триггеров присоединены к соответствующим входам шифратора 23 (блок левой единицы ), который показывает адрес самой старшей  чейки, содержимое которой отлично от

0 нул .

Формирование результата начинаетс  с определени  адреса старшей  чейки, содержимое которой отлично от нул  с помощью шифратора 23, включенного на выходе па5 м ти 22 анализатора 12, который  вл етс  индикатором содержимого  чеек триггера. Если коды в выбранной паре  чеек соответствуют особому случаю, то перед процедурой объединени  кодов знак Si старшей

0  чейки присваиваетс  знаку младшей, старша   чейка обнул етс  и выбираетс  следующа  пара  чеек, соответствующа  К-1.

Формирование результата имеет следующие особенности.

5

Дл  формировани  правильного результата на линию от 29-1 должно быть передано содержимое старшей записанной  чейки накопител  9, а на линию от 29.2 - содержи0 мое предыдущей  чейки. Дл  этого предусматриваетс  возможность перестановки кодов. Изменение мантиссы по соотношению выполн етс  на блоке суммировани  8.

5На фиг. 4 и 5 приведена схема алгоритма иллюстрирующего работу устройства. На фиг. 4 показаны особенности формировани  адресов в двух част х (соответственно, RAM1 и RAM2) накопител  9, соответствующих двум т+1 разр дным част м кодов двоичной разр дности, используемых в тракте данных блоков 6, 8, 9 и 10, на фиг. 5 - диаграмма формировани  результата.

Реализаци  изобретени  позвол ет производить накопление производительного количества чисел с плавающей зап той с меньшими ошибками округлени  с минимальными затратами времени на формирование результата.

Claims (3)

1. Формула изобретени  1. Устройство дл  накоплени  чисел с плавающей зап той, содержащее блок суммировани , накопитель, формирователь результата , блок управлени , шины синхронизации слова и массива, шину задани  мантиссы и шину задани  пор дка, причем первый выход блока суммировани  соединен с информационным входом накопител , первый выход которого соединен с первым информационным входом блока суммировани , отличающеес  тем, что, с целью повышени  быстродействи , в него введены формирователи адреса, анализатор , блок анализа пор дка и блок преобразовани  мантиссы, первый информационный вход которого соединен с шиной задани  мантиссы, а выход блока преобразовани  мантиссы соединен с вторым информационным входом блока суммировани , первый выход которого соединен с входом данных анализатора, выход формировател  адреса соединен с адресными входами накопител  и анализатора, второй выход блока суммировани  соединен с информационным входом формировател  результата , шина задани  пор дка соединена с информационным входом блока анализа пор дка, первый выход которого соединен с вторым информационным входом блока преобразовани  мантиссы, второй выход блока анализа пор дка соединен с первым информационным входом формировател  адреса, второй информационный вход которого соединен с выходом анализатора, син- хровход и вход разрешени  работы блока управлени  соединены с шинами синхронизации слова и массива устройства, вход признака отсутстви  данных которого соединен с выходом анализатора, вход признака минимального по модулю числа блока управлени  соединен с вторым выходом накопител , вход признака переполнени 

   блока управлени  соединен с третьим выходом блока суммировани , первый выход блока управлени   вл етс  выходом готовности результата устройства, второй выход

   блока управлени  соединен с управл ющим входом формировател  адреса, третий и четвертый выходы блока управлени  соединены соответственно с управл ющими входами накопител  и блока суммировани ,

   п тый выход блока управлени  соединен с входом разрешени  записи формировател  результата и входом управлени  анализатора .
2. 2. Устройство по п. 1,отличающеее   тем, что анализатор содержит два дешифратора, два коммутатора, две группы элементов ИЛИ, блок пам ти и шифратор, причем входы дешифраторов  вл ютс  адресными входами анализатора, входуправлени  которого соединен с первыми входами элементов ИЛИ групп, выходы которых соединены соответственно с входами записи нулей в соответствующие  чейки блока пам ти, входы записи единиц которого соединены соответственно с первыми группами выходов коммутаторов, выходы вторых групп которых соединены соответственно с вторыми входами элементов ИЛИ групп, входы коммутаторов соединены соответственно с выходами дешифраторов, управл ющим входом л входом данных анализатора, выход блока пам ти соединен с входом шифратора, выход которого  вл етс  выходом анализатора.
3. 3. Устройство поп. 1,отличающее с   тем, что формирователь результата содержит умножитель двойной разр дности , группу элементов ИЛИ -л схему определени  пор дка, причем информационный

   вход формировател  результата соединен соответственно с входом схемы определени  пор дка и входами сомножителей умножител  двойной разр дности, выход которого соединен с входами элементов

   ИЛИ группы, выходы которых  вл ютс  выходом мантиссы формировател  результата, выход пор дка которого соединен с выходом схемы определени  пор дка, а вход разрешени  записи формировател  результата

   соединен с входами разрешени  записи сомножителей умножител  двойной разр дности .

   о

   со о

   О) (N

   со

   Фиг.З

   Переход к грорми - роданию резуль тата

   R№lLatK-i : tiAMi ai-K-i +S2A i RAM2Јa - KAM2 La tKj t s//4/

   flpt/ем  оЯог 

   4UCJ7U

   С Г /Р-/7 Ј LjfrJ

   Р- к т

   РащЕпление кода на $2A2

   Чет

   Нечет

   MMira+Kli RAMifo+V+SiA, mild MJ: -8АН2 La Ф1 +32Аг

   Фиг. -f

   Фор.чиродание результата

   Нахождение К адрвса старшей записанной  чейхи

   Чтение

   S//V. -KAMI (art)

   52Аг: ЯАМ2(а + К-1)

   JL

   SfO

   SfO

   RAMIkttK): 0 tiAM2(atX-l),$i

   S2 /

   5