RU1818666C - Valve convertor reference code generator - Google Patents

Valve convertor reference code generator

Info

Publication number
RU1818666C
RU1818666C SU4816950A RU1818666C RU 1818666 C RU1818666 C RU 1818666C SU 4816950 A SU4816950 A SU 4816950A RU 1818666 C RU1818666 C RU 1818666C
Authority
RU
Russia
Prior art keywords
input
frequency divider
output
counter
uncontrolled
Prior art date
Application number
Other languages
Russian (ru)
Inventor
Евгений Евгеньевич Чаплыгин
Минь Тьинь Во
Original Assignee
Московский энергетический институт
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Московский энергетический институт filed Critical Московский энергетический институт
Priority to SU4816950 priority Critical patent/RU1818666C/en
Application granted granted Critical
Publication of RU1818666C publication Critical patent/RU1818666C/en

Links

Landscapes

  • Manipulation Of Pulses (AREA)

Abstract

Изобретение относитс  к преобразовательной технике. Цель изобретени  - повышение точности. Генератор опорного кода вентильного преобразовател  содержит неуправл емый делитель частоты, источник тактовых импульсов, управл емый делитель частоты, конъюнктор, вычислительный узел, компаратор сети, счетчик, узел задержки, регистр.2 ил.The invention relates to a conversion technique. The purpose of the invention is to improve accuracy. The valve converter reference code generator comprises an uncontrolled frequency divider, a clock source, a controlled frequency divider, a conjunctor, a computational unit, a network comparator, a counter, a delay unit, a register. 2 ill.

Description

Изобретение относитс  к области преобразовательной техники и предназначено дл  использовани  в микропроцессорных устройствах управлени  ведомыми сетью вентильными преобразовател ми.The invention relates to the field of converter technology and is intended for use in microprocessor control devices for network driven gate converters.

Целью изобретени   вл етс  повышение точности.The aim of the invention is to increase accuracy.

На фиг. 1 приведена структурна  схема . устройства.In FIG. 1 is a structural diagram. devices.

Источник тактовых импульсов 1 св зан с управл емым делителем частоты 2, выход которого через конъюнктор 3 подключен к неуправл емому делителю частоты 4. Второй вход конъюнктора 3 св зан с выходом источника тактовых импульсов 1. Выход неуправл емого делител  частоты 4 подключен к тактовому входу счетчика 5, с выхода которого снимаетс  опорный код. Регистр 6 подключен к выходу счетчика 5, а выход регистра 6 через вычислительный узел 7 св зан с управл ющим входом управл емого делител  частоты 2. Компаратор сети 8 св зан с тактовым входом регистра 6 и через узел задержки 9 - с установочным входом счетчика 5. На фиг. 2 приведены временные диаграммы, иллюстрирующие принцип действи  устройства, где 10- выходные импульсы источника тактовых импульсов 1; 11 -. выходные сигналы управл емого делител  частоты 2; 12 - сигналы на выходе конъюнктора 3; 13 - сигналы на выходе неуправл емого делител  частоты 4; 14 - опорный сигнал на выходе счетчика 5 в виде весового эквивалента; 15 - сигнал рассогласовани  на выходе регистра 6 (весовой эквивалент); 16 - сигнал компаратора сети 8.The clock source 1 is connected to a controlled frequency divider 2, the output of which through a connector 3 is connected to an uncontrolled frequency divider 4. The second input of the connector 3 is connected to the output of a clock source 1. The output of an uncontrolled frequency divider 4 is connected to the clock input of the counter 5, the output of which is removed a reference code. Register 6 is connected to the output of counter 5, and the output of register 6 through the computing unit 7 is connected to the control input of the controlled frequency divider 2. The network comparator 8 is connected to the clock input of register 6 and through the delay unit 9 to the installation input of counter 5. In FIG. 2 is a timing diagram illustrating the operating principle of the device, where 10 are the output pulses of the clock source 1; eleven -. output signals of a controlled frequency divider 2; 12 - signals at the output of conjunctor 3; 13 - signals at the output of an uncontrolled frequency divider 4; 14 - reference signal at the output of the counter 5 in the form of a weight equivalent; 15 - mismatch signal at the output of register 6 (weight equivalent); 16 - signal comparator network 8.

Принцип действи  устройства заключаетс  в следующем. При максимальной частоте сети управл емый делитель частоты 2 не формирует тактовых импульсов и не блокирует конъюнктор, так что все импульсы источника тактовых импульсов 1 проход т на вход неуправл емого делител  частоты 4, который делит частоты источника 1 f0 в К0 раз. Выходные импульсы неуправл емого делител  частоты 4 переключают счетчик 5, на выходе которого формируетс  опорный код Коп. За период сети формируетс  опорный сигнал, длина ступени которого в К0 раз больше периода источника тактовых импульсов 1.The principle of operation of the device is as follows. At the maximum network frequency, the controlled frequency divider 2 does not generate clock pulses and does not block the conjunctor, so that all pulses of the clock pulse source 1 pass to the input of the uncontrolled frequency divider 4, which divides the frequency of the source 1 f0 by K0 times. The output pulses of the uncontrolled frequency divider 4 switch the counter 5, at the output of which a reference code Kop is generated. During the network period, a reference signal is generated whose step length is K0 times the period of the clock source 1.

ЈЈ

0000

00 000 0

DSDS

оabout

При изменении частоты сети в момент естественной коммутации t фиксируемый компаратором сети 8 (диаграмма 16), опорный код не равен нулю (диаграмма 14). Сигнал Коп в момент времени t равен сигналу рассогласовани  Красе, причём отрицательные величины фиксируютс  в дополнительном коде, а положительные - в пр мом коде (фиг. 2). Сигнал.рассогласовани  со счетчика 5 переноситс  в регистр 6, а через интервал, задаваемый узлом задержки 9, происходит установка всех разр дов счетчика 5 в единичное значение. Сигнал Красе вводитс  в вычислительный узел, который вычисл ет коэффициент делени  Ку управл емого де- лител  частоты 2. Управл емый делитель частоты 2 выдел ет один из Ку импульсов источника тактовых импульсов 1 (диаграммы 10 и 1.1), выделенный импульс с выхода управл емого делител  частоты 2 на конь- юнкторе 3 блокирует прохождение одного .из импульсов источника тактовых импульсов на вход неуправл емого делител  частоты 4 (диаграмма 12), тогда ступень Коп удлин етс  и равна (К0+1) периодов источ- ника тактовых импульсов 1 (диаграммы 13 и 14). В результате этой коррекций рассогласование устран етс .When the network frequency changes at the moment of natural switching t fixed by the comparator of network 8 (diagram 16), the reference code is not equal to zero (diagram 14). The signal Kop at time t is equal to the Krasus mismatch signal, with negative values being fixed in the additional code and positive values in the direct code (Fig. 2). The mismatch signal from counter 5 is transferred to register 6, and after the interval specified by the delay node 9, all bits of the counter 5 are set to a single value. The Krasus signal is input to a computational unit that calculates the division coefficient Ku of the controlled frequency divider 2. The controlled frequency divider 2 selects one of the Ku pulses of the clock source 1 (diagrams 10 and 1.1), the extracted pulse from the output of the controlled divider of frequency 2 on the conjunctor 3 blocks the passage of one of the pulses of the clock source to the input of the uncontrolled frequency divider 4 (chart 12), then the Kop stage is extended and equal to (K0 + 1) periods of the clock source 1 (chart 13 and 14). As a result of these corrections, the mismatch is eliminated.

Управл емый делитель частоты должен сформировать на К+1-периодеA controllable frequency divider should form on the K + 1 period

L(K+1)L(K)+KoKpacc(K)K0 2 «расе (К)L (K + 1) L (K) + KoKpacc (K) K0 2 “race (K)

импульсов, тогда вычисл емый вычислительным узлом 7 коэффициент делени  ра- венpulses, then the division coefficient calculated by the computing unit 7 is equal

к Ку--г-------,k Ku - g -------,

Ј Красе (k) Ј Beauty (k)

где А о сномК0) - константа, fc - частота сети.where A about snK0) is a constant, fc is the network frequency.

Вычислительное устройство в процессе работы при каждой синхронизации счетчика 5 вводит сигнал рассогласовани  Красс и накапливает сумму этих сигналов с учетом знака от начала работы устройства до текущего момента. Дл  сокращени  времени вы- числений может примен тьс  табулирование функций.During each operation of the counter 5, the computing device enters the Crass mismatch signal and accumulates the sum of these signals taking into account the sign from the beginning of the operation of the device to the current moment. To reduce the computation time, function tabulation may be used.

Предложенное устройство позвол ет повысить точность работы микропроцессорных устройств фазового управлени  при изменени х частоты сети, воздействие на длительности ступеней опорного кода минимально , аппаратурные затраты на реализацию устройства невелики.The proposed device allows to increase the accuracy of operation of microprocessor phase control devices with changes in the network frequency, the impact on the duration of the steps of the reference code is minimal, the hardware cost of implementing the device is small.

Claims (1)

Формула изобретени  Генератор опорного кода вентильного преобразовател , содержащий неуправл емый делитель частоты, источник тактовых импульсов, соединенный через управл емый делитель частоты с первым входом конъюнктора, вычислительный узел, выход которого св зан с управл ющим входом управл емого делител  частоты, компаратор сети и счетчик, отличающийс  тем, что, с целью повышени  точности введены узел задержки и регистр, причем источник тактовых импульсов соединен с вторым входом конъюнктора, выход которого через неуправл емый делитель частоты соединен с тактовым входом счетчика, установочный вход которого через узел задержки соединен с выходом компаратора сети и тактовым входом регистра, вход которого подключен к выходу счетчика, а выход - к входу вычислительного узла, причем вычислительный узел выполнен реализующим зависимостьд Ку -Ј-------, где (тсномК0) - конI Красе (k) SUMMARY OF THE INVENTION A valve converter reference code generator comprising an uncontrolled frequency divider, a clock source connected via a controlled frequency divider to the first input of a conjunctor, a computing node whose output is connected to a control input of a controlled frequency divider, a network comparator and a counter characterized in that, in order to increase accuracy, a delay node and a register are introduced, the clock source being connected to the second input of the conjunctor, the output of which is through an uncontrolled the frequency divider is connected to the clock input of the counter, the installation input of which through the delay node is connected to the output of the network comparator and the clock input of the register, the input of which is connected to the output of the counter, and the output to the input of the computing node, and the computing node is made implementing the dependence Ku -Ј-- -----, where (tsnomK0) - konI Kras (k) станта, fc - частота сети, f0 - частота источника тактовых импульсов, Ко- коэффициент делени  неуправл емого делител  частоты, Красе - сигнал рассогласовани .stanza, fc is the network frequency, f0 is the frequency of the clock source, K is the division coefficient of the uncontrolled frequency divider, Krasé is the mismatch signal. УAt ISIS 16sixteen .ЗчЭгрЖКЯ. ±± -- ua. Zua. Z
SU4816950 1990-04-23 1990-04-23 Valve convertor reference code generator RU1818666C (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU4816950 RU1818666C (en) 1990-04-23 1990-04-23 Valve convertor reference code generator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU4816950 RU1818666C (en) 1990-04-23 1990-04-23 Valve convertor reference code generator

Publications (1)

Publication Number Publication Date
RU1818666C true RU1818666C (en) 1993-05-30

Family

ID=21509738

Family Applications (1)

Application Number Title Priority Date Filing Date
SU4816950 RU1818666C (en) 1990-04-23 1990-04-23 Valve convertor reference code generator

Country Status (1)

Country Link
RU (1) RU1818666C (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Чаплыгин Е.Е. Стабилизаци управлени вентильными преобразовател ми при изменени х частоты сети. - Электротехника, 1989, № 12, рис. 2. Авторское свидетельство СССР №1674330, кл.Н 02 М 1/08, 1989. *

Similar Documents

Publication Publication Date Title
RU1818666C (en) Valve convertor reference code generator
SU1753611A2 (en) Synchronization device
SU1674330A1 (en) Reference code oscillator for valve converter
SU600715A2 (en) Apparatus of modulation of speech channel with pulse-code modulation
SU1465797A1 (en) Instrument converter of active power
SU1201996A1 (en) Control device for self-excited inverter
SU617813A1 (en) Sawtooth voltage generator
SU851732A1 (en) Device for control of valve-type converter
SU1411960A1 (en) Digital device for controlling pulse-width converter
SU1698943A1 (en) Device for control over converter
SU447823A1 (en) Pulse frequency multiplier
SU1424128A2 (en) Regenerator of quasiternary digital signal
SU1266004A1 (en) Voltage-to-frequency converter
SU828409A1 (en) Delta-modulator
SU826551A1 (en) Device for pulse-phase control of tryristorized converter
SU1429135A1 (en) Device for shaping sine signals
JPS5787241A (en) Phase synchronizing circuit for optional frequency conversion
JPS5815979B2 (en) Analog to digital converter
SU1010724A1 (en) Voltage-to-frequency converter
SU838945A1 (en) Device for sharing reference signal
SU1737714A1 (en) Controlled frequency divider
SU783977A1 (en) Signal converter
SU894706A1 (en) Generator of uniformly distributed random values
SU972661A1 (en) Discrete adaptive delta-modulator
SU1050061A1 (en) Stabilized voltage converter