RU1815803C

RU1815803C - Digital generator of signals manipulated by minimal shift

Info

Publication number: RU1815803C
Authority: RU
Inventors: Виктор Ювенальевич Беляев; Николай Иванович Яковлев
Original assignee: Центральный научно-исследовательский институт "Комета"
Priority date: 1990-04-13
Filing date: 1990-04-13
Publication date: 1993-05-15

Abstract

Сущность изобретени : устройство содержит два источника сообщений 1,2, один сумматор по модулю два 3, один инвертор 4, один коммутатор 5, один формирователь опорной тактовой частоты 6, один полосовой радиофильтр 7, умножитель частот 8, счетчик импульсов 9, один мультиплексор 10. один делитель частот 11, один регистр сдвига 12. 8-9- 10-7, 2-3-4-5-9, 1-3-4-5, 6-9, 6-5, 6-1, 6-8. 1 ил.The inventive device contains two message sources 1,2, one adder modulo two 3, one inverter 4, one switch 5, one driver of the reference clock frequency 6, one band-pass filter 7, frequency multiplier 8, pulse counter 9, one multiplexer 10 one frequency divider 11, one shift register 12. 8-9-10-7, 2-3-4-5-9, 1-3-4-5, 6-9, 6-5, 6-1, 6 -8. 1 ill.

Description

Изобретение относитс к радиосв зи и может быть использовано в аппаратуре передачи дискретной информации частотно- манипулированными сигналами.The invention relates to radio communications and can be used in apparatus for transmitting discrete information by frequency-manipulated signals.

Цель изобретени - расширение диапазона несущей и тактовой частот.The purpose of the invention is to expand the range of carrier and clock frequencies.

Блок -схема цифрового формировател сигналов с манипул цией минимальным сдвигом приведена на чертеже.The block diagram of a digital signal driver with minimal shift manipulation is shown in the drawing.

Устройство содержит первый и второй источники 1 и 2 сообщений, сумматор 3 по модулю два, входы которого подключены к выходам источников 1 и 2 сообщений, инвертор 4, коммутатор 5, первый информационный вход которого объединен с входом инвертора 4 и подключен к выходу сумматора 3 по модулю два, а второй информационный вход подключен к выходу инвертора 4, формирователь 6 опорной и тактовой частот , первый выход полутактовой частоты которого подключен к входу первого источника сообщений и к входу управлени коммутатора 5, а второй выход полутактовой частоты подключен к входу второго ис- точника 2 сообщений, полосовой радиофильтр 7, выход которого вл етс выходом устройства, умножитель 8 частоты, вход которого подключен ко второму выходу полутактовой частоты формировател 6 частот , счетчик 9 импульсов, счетный вход которого подключен к выходу умножител 8 частоты, а вход управлени подключен к выходу коммутатора 5, мультиплексор 10, адресный вход которого подключен к выходу счетчика 9, а выход соединен с входом ради- офмльтра 7, делитель 11 частоты и регистр 12 сдвига, вход синхронизации которого объединен с входом делител 11 частоты, при этом информационный вход регистра 12 сдвига подключен к выходу делител 11 частоты, а выход подключен к информационному входу мультиплексора 10.The device contains the first and second sources 1 and 2 messages, the adder 3 modulo two, the inputs of which are connected to the outputs of the sources 1 and 2 messages, the inverter 4, the switch 5, the first information input of which is combined with the input of the inverter 4 and connected to the output of the adder 3 by module two, and the second information input is connected to the output of the inverter 4, the driver 6 is the reference and clock frequencies, the first output of the half-cycle frequency of which is connected to the input of the first message source and to the control input of the switch 5, and the second output is half-cycles of the second frequency is connected to the input of the second message source 2, a band-pass filter 7, the output of which is the output of the device, a frequency multiplier 8, the input of which is connected to the second half-cycle output of the frequency shaper 6, a pulse counter 9, the counting input of which is connected to the output of the multiplier 8 frequency, and the control input is connected to the output of the switch 5, the multiplexer 10, the address input of which is connected to the output of the counter 9, and the output is connected to the input of the radio oscillator 7, the frequency divider 11 and the shift register 12, synchronization input which is combined with the input of the frequency divider 11, while the information input of the shift register 12 is connected to the output of the frequency divider 11, and the output is connected to the information input of the multiplexer 10.

Устройство работает следующим образом .The device operates as follows.

Сигнал опорной частоты fon с выхода формировател 6 поступает на делитель 11 частоты, с помощью которого формируетс сигнал несущей частоты f0 в виде меандра . Коэффициент делени делител 11 частоты равен 4п, где п - целое число, которое выбираетс исход из требуемого значени несущей частоты. Количество разр дов в регистре 12 сдвига и количество информационных входов мультиплексора 1.0 равно также 4п. На выходах регистра 12 сдвига формируютс сигналы несущей частоты, задержанные относительно сигнала на входе регистра 12 на врем равное l/f0n, где I - номер разр да регистра 12. С выхода формировател б на вход умножител 8 поступает сигнал полутактовой частоты. Коэффициент умножени умножител 8 равен 2п. Поэтому на выходе умножител 8 частоты формируютс импульсы с частотой следовани nfT.The signal of the reference frequency fon from the output of the driver 6 is supplied to a frequency divider 11, with which a carrier frequency signal f0 is generated in the form of a meander. The division coefficient of the frequency divider 11 is 4n, where n is an integer that is selected based on the desired value of the carrier frequency. The number of bits in the shift register 12 and the number of information inputs of the multiplexer 1.0 is also 4p. At the outputs of the shift register 12, carrier frequency signals are generated, delayed relative to the signal at the input of the register 12 by a time equal to l / f0n, where I is the bit number of the register 12. A half-cycle frequency signal is supplied from the output of the former b to the input of the multiplier 8. The multiplication factor of the multiplier 8 is 2p. Therefore, pulses with a repetition rate nfT are generated at the output of the frequency multiplier 8.

Счетчик 9 импульсов вл етс реверсивным . При наличии на его управл ющем входе напр жени с уровнем логического 0 он работает в режиме вычитани , а логическойThe pulse counter 9 is reversible. If there is a voltage at its control input with a logic level of 0, it operates in the subtraction mode, and logical

0 1 - в режиме сложени . Коэффициент пересчета счетчика 9 равен 4п. Схема управлени мультиплексором 10 выполнена таким образом, что при работе счетчика 9 в режиме сложени к выходу мультиплексора 100 1 - in addition mode. The conversion factor of the counter 9 is 4p. The control circuit of the multiplexer 10 is designed so that when the counter 9 is in the addition mode to the output of the multiplexer 10

5 последовательно по кольцу осуществл етс подключение выходов регистра 12 сдвига от первого разр да до 4п-го, а в режиме вычитани - от 4п-го до первого.5, the outputs of the shift register 12 from the first digit to the 4th digit are connected in series along the ring, and in the subtraction mode, from the 4th digit to the first digit.

Формирователь предназначен дл фор0 мировани сигнала со следующим соотношением несущей и тактовой частот: f0 fr. В этом случае счетчик 9 импульсов, мультиплексор 10, регистр 12 сдвига и делитель 11 частоты образуют цифровой смеситель час5 тоты to и fT. При этом в момент работы счетчика 9 в режиме сложени на выходе мультиплексора 10 формируетс сигнал со средней частотой fo-fr/4, а в момент работы счетчика 9 в режиме вычитани - со среднейThe driver is designed to generate a signal with the following ratio of carrier and clock frequencies: f0 fr. In this case, the pulse counter 9, multiplexer 10, shift register 12, and frequency divider 11 form a digital mixer 5 of frequencies to and fT. In this case, at the moment of operation of the counter 9 in the addition mode, a signal with an average frequency fo-fr / 4 is generated at the output of the multiplexer 10, and at the time of operation of the counter 9 in the subtraction mode, a signal with an average frequency

0 частотой f0 + tV/4. Така работа указанной выше группы блоков по сн етс следующим образом. Сигнал с частотой f0 с выхода одного из разр дов регистра 12 поступает на выход мультиплексора. В момент пере5 ключени счетчика 9 сигнал на выходе мультиплексора 10 дополнительно задерживаетс или опережаетс на величину 1 /fon (за счет изменени адреса подклю- ченного входа мультиплексора 10)0 frequency f0 + tV / 4. Such an operation of the above group of blocks is explained as follows. A signal with a frequency f0 from the output of one of the bits of register 12 is fed to the output of the multiplexer. At the moment of switching counter 5, the signal at the output of multiplexer 10 is additionally delayed or advanced by 1 / fon (due to a change in the address of the connected input of multiplexer 10)

0 относительно сигнала на информационном входе регистра 12 сдвига. За врем равное 1/fT (длительность единичного символа сообщений , формируемых источниками 1 и 2) суммарный временной набег задержки или0 relative to the signal at the information input of the shift register 12. For a time equal to 1 / fT (the duration of a single symbol of messages generated by sources 1 and 2), the total delay time delay or

5 опережени будет равен 1/4fT, что эквивалентно фазовому набегу сигнала на выходе мультиплексора ± л72. Таким образом формируетс сдвиг частоты f0 на величину fr/4. Источники 1 и 2 сообщений синхронизи0 руютс пр мым и инверсным сигналами полутактовой частотой, т.е. смена символов на выходах источников 1 и 2 задержана друг относительно другого на величину 1/fT. Выходные сигналы источников 1 и 2 сообщенийThe 5th lead will be equal to 1 / 4fT, which is equivalent to the phase shift of the signal at the output of the multiplexer ± l72. In this way, a frequency shift f0 of fr / 4 is formed. Sources 1 and 2 of messages are synchronized by direct and inverse signals at a half-cycle frequency, i.e. the change of characters at the outputs of sources 1 and 2 is delayed relative to each other by 1 / fT. Output signals of message sources 1 and 2

5 объедин ютс с помощью сумматора 3 по модулю два в один информационный символ , который управл ет частотой сигнала на выходе мультиплексора 10. Сумматор 3 осуществл ет относительное кодирование со- общений. Коммутатор 5 и инвертор 45 are combined by an adder 3 modulo two into one information symbol, which controls the frequency of the signal at the output of the multiplexer 10. Adder 3 performs relative coding of the messages. Switch 5 and Inverter 4

осуществл ют инвертирование информационного символа в нечетные тактовые интеграторы , что необходимо дл получени непрерывности фазы сигнала на выходе устройства .they invert the information symbol to odd clock integrators, which is necessary to obtain the phase continuity of the signal at the output of the device.

Полосовой радиофильтр 7 выдел ет первую гармонику импульсного сигнала, присутствующего на выходе мультиплексора 10, и ослабл ет паразитные частотные составл ющие. Полоса пропускани такого фильтра обычно выбираетс равной (2-5) f.The band pass filter 7 extracts the first harmonic of the pulse signal present at the output of the multiplexer 10 and attenuates the spurious frequency components. The bandwidth of such a filter is usually chosen to be (2-5) f.

Таким образом на выходе устройства формируетс синусоидальный частотно-ма- нипулированный сигнал с индексом манипул ции 0,5 и непрерывной фазой в момент смены символов сообщений, что соответствует сигналу с манипул цией минимальным сдвигом. По сравнению с прототипом предложенный формирователь позвол ет расширить диапазон несущей и тактовой частот выходного сигнала за счет независимости этих частот.Thus, a sinusoidal frequency-manipulated signal with a manipulation index of 0.5 and a continuous phase at the moment of changing the message symbols is formed at the output of the device, which corresponds to a signal with manipulation with a minimum shift. Compared with the prototype, the proposed shaper allows to expand the range of the carrier and clock frequencies of the output signal due to the independence of these frequencies.

Claims

SUMMARY OF THE INVENTION A digital signal driver with minimal shift manipulation, comprising first, second message sources, the outputs of which are connected to the inputs of the adder modulo two, the output of which is connected to the first information

the input of the switch and through the inverter with the second information input of the switch, the control input of which and the input of the first message source are connected to the first output of the half-cycle frequency of the driver of the reference and half-cycle frequencies, the second output of the half-cycle frequency of which is connected to the input of the second message source, as well as a band-pass filter, the output of which is the output of a digital driver, and a frequency divider, characterized in that, in order to expand the range of the carrier and clock frequencies, a frequency multiplier is introduced frequency, pulse counter, multiplexer and shift register, and the second output of the half-cycle frequency of the driver of the reference and half-cycle frequencies through the frequency multiplier connected to the counting input of the pulse counter, the output of the reference frequency of the driver of the reference and half-cycle frequencies connected to the synchronization input of the shift register and through the frequency divider with information the input of the shift register, the output of which is connected to the information input of the multiplexer, the output and address input of which are connected respectively to the input of the strip about radiofiltra and output of the pulse counter, whose control input connected to the output switch.