RU1789975C - Устройство дл ввода в микроЭВМ дискретных сигналов - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, в частности к устройствам сопр жени , и может быть использовано дл  программно-аппаратного вычислени  булевых функций, завис щих от локальных дискретных сигналов. Цель изобретени  - сокращение аппаратурных затрат. Устройство содержит дешифратор 1 адреса, шинный формирователь 2, элементы 3... 7 И, элементы 8, 9 ИЛИ, группу элементов 10 И с трем  состо ни ми на выходе, группу элементов 11 И-НЕ с трем  состо ни ми на выходе, блок пам ти констант 12, триггеры 13, 14, счетчик 15, блок синхронизации 16, элементы 17 .... 18 И, элементы запрета 19, 20, группу элементов 21 И, группу элементов запрета 22. дешифратор 23, коммутатор 24, группы триггеров 25, 26, элемент задержки 27, элементы 28, 29, 30 ИЛИ, триггер 31, входы 32 адреса, входы-выходы данных 33, входы 34,35 управлени  и информационные входы 36. 2 ил.

Description

Изобретение относитс  к вычислительной технике, в частности к устройствам сопр жени , и может быть использовано дл  программно-аппаратного вычислени  булевых функций, завис щих от локальных дискретных сигналов.

Известно устройство, содержащее де- шифратор эдрееа. два элемента И, элемент ИЛИ, ш,инный; формирователь, регистр, групЬу элементов И, группу элементов

и-н|, j/i:;;;;:;r:;.... .- / Недостат .крм такого устройства  вл етс  низка  производительность и большой обьем аппаратурных затрат.

Наиболее близким по технической сущности к предлагаемому  вл етс  устройство ,- содержащее дешифратор адреса, шинный формирователь, п ть элементов И, два элемента ИЛИ, два триггера, оперативную пам ть, генератор, счетчик, группу элементов И с трем  состо ни ми на выходе, группу элементов И-НЕ с трем  состо ни ми на выходе, причем вход дешифратора адреса подключен ко входу устройства дл  подключени  шины адреса микроЭВМ, первый выход дешифратора адреса соединен с первыми входами второго и третьего Элементов И, выход второго элемента И соединен с входом выборки шинного формировател , вход задани , направлени  передачи которого и первый вход элемента ИЛИ соединен с входом устройства дл  подключени  выхода команды ввода микро- ЭВМ, выход элемента ИЛИ соединен с вторым входом второго элемента И, второй вход элемента ИЛИ и второй вход третьего элемента И соединены с входом устройства дл  подключени  команды вывода микро- ЭВМ, вход/выход шинного формировател  соединен с входом-выходом устройства дл  подключени  входа-выхода данных микро- ЭВМ, вторые входы К-ro (К 1, В) элемента И с трем  состо ни ми на выходе группы и К-го элемента И-НЕ стрем  состо ни ми на выходе группы соединены с К-м разр дом входов дл  подключени  дискретных сигналов , выходы К-го элемента И с трем  состо ни ми на выходе группы и К-го элемента И-НЕ с трем  состо ни ми на выходе группы соединены с К-м входом первого элемента И, нечетный выход оперативной пам ти соединен с первым входом К-го элемента И с трем  состо ни ми на выходе группы, четный выход оперативной пам ти соединен с первым входом К-го элемента И-НЕ с трем  состо ни ми на выходе группы, информационные входы оперативной пам ти соединены с выходами шинного формировател , вход управлени  записью оперативной пам ти подключен к выходу третьего элемента

И, подключенному также к первому входу второго элемента ИЛИ, вход выборки оперативной пам ти подключен к отрицательной шине источника пмтани  и посто нно

активирован, адресные входы оперативной пам ти подключены к информационным выходам счетчика, выход переполнени  счетчика подключен к входу сброса первого триггера, второй выход дешифратора адреса подключен к первым входам четвертого и п того элементов И, второй вход четвертого элемента И подключен к второму входу третьего элемента И, второй вход п того элемента И подключен к первому входу пер5 вого элемента ИЛИ, а выход п того элемента И подключен к входу установки первого триггера, выход которого подключен к входу управлени  генератора и к (В + 1)-му входу первого элемента И, выход генератора под0 ключей ко второму входу второго элемента ИЛИ, выход которого подключен к счетному входу счетчика, выход первого элемента И подключен ко входу установки второго триггера , выход четвертого элемента И подклю5 цен к входу сброса второго триггера, выход которого подключен к входу шинного формировател .

Недостатком известного устройства  вл етс  большой объем аппаратурных за0 трат. В св зи с этим целью изобретени   вл етс  сокращение аппаратурных затрат. Поставленна  цель достигаетс  тем, что в известное устройство дл  ввода в микро- ЭВМ дискретных сигналов.содержащее де5 шифратор адреса, шинный формирователь, счетчик, блок пам ти констант, блок синхронизации , первые и второй RS-триггеры, группу элементов И стрем  состо ни ми на выходе, группу элементов запрета с трем 

0 состо ни ми на выходе, с первого по п тый элементы И, первый и второй элементы ИЛИ, причем, адресный вход устройства соединен с входами дешифратора .адреса, первый выход которого соединен с первыми

5 входами первого и второго элементов И, второй выход дешифратора адреса соединен с первыми входами третьего и четвертого элементов И, выход последнего из которых соединен с входом установки в еди0 ницу первого RS-триггера, выход которого соединен с входом запуска блока синхронизации , первый выход которого соединен с первым входом первого элемента ИЛИ, выход которого соединен со счетным входом

5 счетчика, выход которого соединен с адресным входом блока пам ти констант, вход разрешени  записи которого соединен с вторым входом первого элемента ИЛИ и выходом второго элемента И, второй вход которого и второй вход третьего элемента И

соединены соответственно с первым входом второго элемента ИЛИ и входом задани  режима вывода информации устройства, вход задани  режима ввода информации которого соединен со вторыми входами второго элемента ИЛИ, четвертого элемента И и входом задани  направлени  шинного формировател , вход выбора которого соединен с выходом первого элемента И, второй вход которого соединен с выходом второго элемента ИЛИ, выход шинного формировател  соединен с информационным входом блока пам ти констант, 1-й (, n; n - количество информационных разр дов) разр д информационного входа устройства соединен с первым входом 1-го элемента И с трем  состо ни ми на выходе группы и с инверсным входом 1-го элемента запрета с трем  состо ни ми на выходе группы; выход 1-го элемента И с трем  состо ни ми на выходе группы соединен с выходом 1-го элемента запрета с трем  состо ни ми на выходе группы и с f-м входом п того элемента И, выход которого соединен со входом установки в единицу второго RS-триггера, вход установки в ноль которого соединен с выходом третьего элемента И, вход-выход шинного формировател  соединен с входом-выходом устройства, согласно изобретению введены группа элементов И, группа элементов запрета , две группы RS-триггеров, коммутатор , дешифратор, третий RS-триггер, с третьего по п тый элементы ИЛИ, шестой и седьмой элементы И, два элемента запрета и элемент задержки, выход которого соединен с входами установки в ноль RS- триггеров первой и второй групп, информационный вход шинного формировател  соединен с выходом коммутатора, управл ющий вход которого соединен с выходом третьего RS-триггера, входы установки в ноль и единицу которого соединены с выходами соответственно шестого и седьмого элементов И, первые входы которых соеди-, нены с третьим выходом дешифратора адреса , младшие разр ды выхода блока пам ти констант соединены со входами третьего элемента ИЛИ и дешифратора, 1-й выход которого соединен с первым входом 1-го элемента И группы и первым информационным входом 1-го элемента запрета группы, выходы i-rc элемента И и 1-го элемента запрета соединены с входами установки в единицу 1-го RS-триггера соответственно первой и второй группы, выходы которых соединены соответственно с вторым входом элемента И с трем  состо ни ми на выходе группы и с пр мым входом элемента запрета с трем  состо ни ми на

выходе группы, второй выход блока синхронизации соединен с первым пр мым входом первого элемента запрета и с входом второго элемента запрета, выходы которых 5 соединены соответственно с первым и вторым входами четвертого элемента ИЛИ, выход которого соединен со входом элемента задержки и (п + 1)-м входом п того элемента И, выход которого соединен с первым вхо- 10 дом п того элемента ИЛИ, второй вход которого соединен с выходом второго элемента запрета, первый и второй инверсные входы которого соединены соответственно с инверсным входом и с вторым 5 пр мым входом первого элемента запрета, вторые входы шестого и седьмого элементов И соединены соответственно с вторым и первым входами второго элемента ИЛИ, третий выход блока синхронизации соеди0 нен с вторыми входами элементов И группы и вторыми пр мыми входами элементов запрета группы, инверсные входы элементов запрета которой соединены с третьими входами элементов И группы и выходом стар5 шего разр да блока пам ти констант и вторым пр мым входом первого элемента запрета, выход п того элемента ИЛИ соединен с входом установки в ноль первого RS- , триггера, выход которого соединен с

0 первым разр дом информационных входов первой группы коммутатора, второй разр д информационных входов первой группы которого соединен с выходом второго RS-триггера , информационные входы второй

5 группы коммутатора соединены с информа- ционными входами устройства, выход третьего элемента И соединен с входом сброса счетчика, выход третьего элемента ИЛИ соединен с инверсным входом первого

0. элемента запрета.

На фиг. 1 изображена функциональна  схема предлагаемого устройства дл  ввода в микроЭВМ дискретных сигналов; на фиг. 2 - временна  диаграмма работы устройст5 ва при настройке и при вычислении значени  функции.

Устройство дл  ввода в микроЭВМ дискретных сигналов содержит дешифратор адреса 1, шинный формирователь 2, п ть

0 элементов И 3-7, два элемента ИЛИ 8, 9, группу элементов И 10.1-10.В с трем  .состо ни ми на выходе, группу элементов запрета 11.1-11.В с трем  состо ни ми на выходе, блок пам ти констант 12, два триг5 гера 13, 14, счетчик 15, блок 16 синхронизации , шестой - седьмой элементы И 17, 18, два элемента запрета 19, 20, группу элементов И.21.1-21.В, группу элементов запрета 22.1-22,В, второй дешифратор 23, коммута- тор 24, первую группу триггеров 25,1-25,В,

вторую группу триггеров 26.1-26.В, элемент задержки 27, третий, четвертый и п тый элементы ИЛИ 28, 29, 30, третий триггер 31, входы адреса 32, входы-выходы данных 33, входы управлени  34, 35, информационные входы 36.

Дешифратор 1 предназначен дл  дешифрации адреса, выставленного на входах адреса 32 устройства.

Дешифратор 1 может быть реализован, например, на стандартных интегральных микросхемах 155ИДЗ.

Шинный формирователь 2 предназначен дл  усилени  по мощности сигналов на входах-выходах 33 устройства при активации первого входа разрешени  (входа выборки ), а также дл  перевода своего входа-выхода в состо ние высокого импеданса при неактивизации первого входа разрешени  отключени  информационных входов-выходов 33 устройства. Режим работы шинного формировател  2 определ етс  уровнем сигнала на втором входе разрешени  (входе направлени  передачи).

Шинный формирователь 2 может быть реализован, например, на стандартной интегральной микросхеме 589АП16.

Элемент ИЗ предназначен дл  формировани  значени  коньюнктивного терма по значению выходов каждой пары элементов 10-11. Причем, когда выходы обоих элементов в паре наход тс  в высокоимпедансном состо нии, это воспринимаетс  К-м входом (К Т, В).элемента ИЗ как в ТТЛ логике - логической.

Элемент И4 предназначен дл  управлени  первым входом разрешени  (выходом выборки) шинного формировател  2. Выход элемента И4 возбуждаетс , если активиро- ваны выход 1.1 дешифратора 1 и выход элемента ИЛИ8.

Элемент И5 предназначен дл  управлени  входом записи блока пам ти констант 12 и элементом ИЛИ9 в том случае, если активирован выход 1.1 дешифратора 1 и вход 35 устройства.

Элемент И6 предназначен дл  управлени  входом сброса триггера 14 в том случае, если активирован выход 1.2 дешифратора 1 и вход 35 устройства.

Элемент И7 предназначен дл  управлени  входом установки триггера 13 в том случае, если активирован выход 1.2 дешифратора 1 и вход 34 устройства.

Элемент ИЛИ8 предназначен дл  управлени  элементом И4 в том случае, если активированы входы 34 и 35 устройства.

Элемент ИЛИ9 предназначен дл  управлени  счетным входом счетчика 15 сигналами либо с выхода 16.1 блока 16, либо с выхода элемента И5.

Группа элементов И с трем  состо ни ми на выходе без инверсии 10,1-Ю.В предназначены дл  идентификации пр мого значени  К-й переменной в коньюнктивном терме. При атом активизирован вход управлени  К-го из элементов 10.1-10.В. В противном случае, выход элемента находитс  в высокоимпедансном состо нии и не вли ет на работу К-го из элементов 11,1-11.В.

Группа элементов И с трем  состо ни ми на выходе 10.1-10.В может быть реализована, например, на стандартных интегральных микросхемах 589АГИ6, причем информационный вход сопоставл етс  с двум  входами элемента И, объединенных вместе и изображен на фиг, 1 как единственный D-вход.

Группа элементов запрета с трем  состо ни ми на выходе 11.1-11.В предназначены дл  идентификации инверсного значени  К-й переменной в коньюнктивном терме, При этом активизирован вход управлени  К-го из элементов 11.1-11.В. В противном случае, выход элемента находитс  в высокоимпедансном состо нии и не вли ет на работу К-го из элементов 10.1-10.В.

Группа элементов запрета с трем  состо ни ми на выходе 11.1-11.В может быть реализована, например, на стандартных интегральных микросхемах 571ХЛ2, причем информационный вход сопоставл етс  с двум  входами элемента И, объединенных вместе и изображен на фиг. 1 как единственный вход.

Блок пам ти констант 12 предназначен дл  записи, хранени  и выдачи кодов настройки ,

Болк пам ти констант 12 может быть реализован, например, на стандартных интегральных микросхемах 541РУ2.

Триггер 1.3 предназначен дл  управлени  блоком 16, Триггер 13 устанавливаетс  сигналом с выхода элемента И7, а обнул етс  сигналом с элемента ИЛЙ28.

Триггер 13 может быть реализован, например , на стандартной интегральной микросхеме . 155ТМ2.

Триггер 14 предназначен дл  фиксации единичного значени  вычисленной булевой функции от переменных входного сигнала 36 при активизации выхода элемента ИЗ.

Триггер 14 обнул етс  при активизации выхода элемента И6,

Триггер 14 может быть реализован, например , на стандартных интегральных элементах 155ТМ2.

Счетчик 15 предназначен дл  адресации оперативной пам ти 12 при записи или

считывании информации. Счетный вход счетчика 8 управл етс  выходом элемента ИЛИ9.

Счетчик 15 может быть реализован, например , на стандартных интегральных микросхемах 155ИЕ7.

Блок 16 предназначен дл  управлени  по счетному входу счетчиком 15 при считывании информации из блока пам ти констант 12. (через элемент ИЛИ9) - импульсами по выходу 16.1; управлени  элементами И 19, и запрета 20 - импульсами по выходу 16,2 управлени  первой и второй группами элементов И 21 и запрета 22 - импульсами по выходу 16.3.

Блок 16 может быть реализован, например , на стандартной интегральной микросхеме 155ЛАЗ; резисторе, конденсаторе и элементах задержки.

Шестой элемент И 17 предназначен дл  обнулени  третьего триггера 31 в том случае , если возбуждаетс  выход 1.3 дешифратора 1 и вход 34 (внешн   микроЭВМ обращаетс  к устройству по адресу, возбуждающему выход 1.3 дешифратора 1 в режиме ввода информации, однако фактически данные не ввод тс , так как шинный формирователь 2 в этом случае отключён от шины данных 33).

Седьмой элемент И 18 предназначен дл  установки третьего триггера 31 в том случае, если возбуждаетс  выход 1.3 дешифратора 1 и вход 35 устройства (внешн   мик- роЭВМ обращаетс  к устройству по адресу, возбуждающему выход 1.3 дешифратора 1 в режиме вывода, однако фактически данные не вывод тс , так как шинный формирователь 2 отключен от шины данных).

Элемент запрета 19 предназначен дл  формировани  признака окончани  констант коньюнкции в том случае, если неак- тивирован выход элемента ИЛИ 29, активирован отдельный выход 12.2 блока пам ти констант 12 и имеетс  импульс на выходе 16.2 блока 16.

Элемент запрета 20 предназначен дл  формировани  признака окончани  всех констант всех коньюнкции (конец констант функции) в том случае, если неактивирован выход элемента ИЛИ 29, неактивирован отдельный выход 12.2 оперативной пам ти 12 и имеетс  импульс ма выходе 16.2 блока 16 синхронизации.

Перва  группа элементов И 21.1-21.В предназначена дл  управлени  входами установки соответствующего триггера первой группы триггеров 25.1-25.В при активиро- вании соответствующего из выходов 23.1- 23.В дешифратора 23, при активировании отдельного выхода 12.2 блока пам ти констант 12 и при наличии импульса на выходе 16.1 блока 16.

Втора  группа элементов запрета 22.122 .В предназначена дл  управлени  входа5 ми установки соответствующего из

триггеров второй группы триггеров 26.126 .В при активировании соответствующего

из выходов 23.1-23.В дешифратора 23 при

неактивировании отдельного выхода 12.2

10 блока пам ти 12 и при наличии импульса на

выходе 16.3 блока 16.

Перва  и втора  группа элементов И 21 и запрета 22 обеспечивает последовательную развертку константы настройки групп 15 элементов И 10 и запрета 11с трем  состо ни ми на выходе, котора  записываетс  и хранитс  в группах триггеров 25, 26.

Перва  группа триггеров 25.1-25.В предназначена дл  установки и хранени  0 сигнала управлени  соответствующими элементами И группы, 10.1-10.В с трем  состо ни ми на выходе (в том случае, если в коньюнкцию вход т соответствующие по номеру переменна  без инверсии). 5 Втора  группа триггеров 26.1-26.В предназначена дл  установки и хранени  сигнала управлени  соответствующими элементами запрета группы 11.1-11.В с трем  состо ни ми на выходе (в том случае, если в 0 коньюнкцию вход т соответствующие по номеру переменные с инверсией). Перва  и втора  группы триггеров могут быть реализованы , например, на стандартных интегральных микросхемах 155ТМ2, 5 Элемент задержки 27 предназначен дл  временного сдвига импульса на выходе элемента ИЛИ 30, который имитирует вычисление значени  коньюнкции элементом ИЗ с целью последующего (после вычислени ) 0. обнулени  триггеров групп 25, 26 и подготовки их к очередной развертке констант.

Третий элемент ИЛИ 28 предназначен

дл  обнулени  триггера 13 импульсом либо

с выхода элемента ИЗ (вычисленна  коньюн5 кци  1), либо с выхода элемента запрета

20 (конец всех констант).

Четвертый элемент ИЛИ 29 предназначен дл  определени  факта наличи  констант , кодирующих данную коньюнкцию 0 ИЛИ (И) всех констант функции. Такому факту соответствует нулева  константа (нулевое состо ние выходов 12,1 выходов блока пам ти 12), т.е. если факт (признак) имеет место, то на выходе элемента ИЛИ 29 - 5 логический ноль.

П тый элемент ИЛИ 30 предназначен дл  формировани  импульса вычислени  (строба вычислени ) при наличии таковых либо на выходе элемента И 19, либо на выходе элемента запрета 20, т.е. по окончанию

развертки константы коньюнкции, в том числе и последней.

Третий триггер 31 предназначен дл  управлени  мультиплексором 24. Он устанавливаетс  импульсом с выхода элемента И 18 и обнул етс  импульсом с выхода элемента И 17.

Третий триггер 31 может быть реализован , например, на стандартной интегральной микросхеме 155ТМ2.

Второй дешифратор 23 предназначен дл  дешифрации информации на выходах 12.2 блока пам ти 12 и управлени  группами элементов И 21.1-21.В, запрета 22.1-22.В с целью определени  номера су- щественной переменной и формировани  в дальнейшем развернутой константы.

Коммутатор 24 предназначен дл  подключени  ко входам шинного формировател  2 либо информационных входов 36 - втора  группа входов (триггер 31 установлен ), либо выходов триггеров 13,14 (триггер 31 обнулен)- перва  группа входов.

Коммутатор 24 представл ет собой совокупность мультиплексора типа 155КП1, у которых все одноименные адресные входы объединены между собой, а одноименные бходы различных мультиплексоров подключены к различным разр дам кодовой шины (входы DI), а входы Do соединены в соответ- ствии с лини ми св зи на фиг. 1. Однако, более экономично групповой мультиплексор 24 может быть реализован, например, на мультиплексорах типа.

Входы адреса 32 предназначены дл  подключени  шины адреса внешней микро- ЭВМ. ..:

Входы-выходы данных 33 предназначены дл  подключени  шины данных внешней микроЭВМ.

Первый вход управлени  34 (Чтение) предназначен дл  подключени  сигнала вывода информации внешней микроЭВМ.

Второй вход управлени  35 (Запись) предназначен дл  подключени  сигнала ввода информации внешней микроЭВМ.

Информационные входы 36 предназначены дл  подключени  дискретных сигналов .

Устройство дл  ввода в микроЭВМ дис- кретных сигналов работает следующим образом .

Настройка.

При этом внешн   микроЭВМ, подключенна  к устройству ко входам адреса 32, входам-выходам данных 33, входам управлени  34 (Чтение), 35 (Запись), обращаетс  к нему как к порту вывода с фиксированным адресом. Активируетс  вход управлени  35 (Запись), на входах 32

выставл етс  адрес/ активирующий выход

1.1 дешифратора 1, активируетс  выход элемента ИЛИ8. Поэтому активируетс  выход элемента И4, подключающий шинный формирователь 2 по первому входу управлени  (Е1) к входам-выходам 33, а так как второй вход управлени  (Е2) неактивирован, то шинный формирователь 2 подключаетс  в режиме ввода с входов-выходов 33, информаци  с которых передаетс  на входы данных блока пам ти 12, Блок пам ти 12 имеет посто нно-активизированный вход управлени , поэтому активированный выход элемента И5 переводит ее в режим записи по входу записи. Счетчик 15 обнулен в исходном положении по цеп м сброса/не указанным на фиг. 1, поэтому на входах адреса оперативной пам ти 12 выставлен адрес нулевой  чейки (см. фиг. 1, 2). В. блок пам ти

12 записываетс  первое слово информации с выходов блока 2. По заднему фронту сигнала на выходе элемента И5 (и соответственно по заднему фронту сигнала на выходе элемента ИЛИ9) измен етс  состо ние счетчика 15 и его выходные сигналы адресуют  чейку блока пам ти 12.

При очередном обращении к устройству и активировании входа 20 аналогично запишетс  второе слово информации. Далее устройство работает аналогично. Далее внешн   микроЭВМ обнул ет счетчик 15, причем на входах адреса 32 устанавливаетс  код; возбуждающий выход 1.2 дешифратора 1 и активируетс  вход 35. Поэтому сигнал с выхода элемента И6 обнул ет счетчик 15 и триггер 14 Дл  ввода информации с локальной обработкой внешн   микро- ЭВМ обнул ет также триггер 31, при этом выставл етс  адрес (на входах 32), активирующий выход 1,3 дешифратора 1 и возбуждаетс  вход 34, что приводит к возбуждению выхода элемента И17 и обнулению триггера 31, т.е. на выходы коммутатора 24 подключаетс  информаци  его первой группы входов , подключенной к выходам триггеров 13, 14.

Устройство готово к локальной обработке сигналов на информационных входах 36.

Режим поэлементной развертки констант вычисл емых коньюнкции.

Режим инициируетс  внешней микро- ЭВМ, котора  обращаетс  к устройству по адресу, активирующему выход 1.2 дешифратора 1. кроме того возбуждаетс  вход управлени  35, в св зи с чем активируетс  выход элемента И7 (фиг. 1, 2). Поэтому устанавливаетс  триггер 13, выход которого запускает блок 16, который начинает формировать три перекрывающиес  последовательности импульсов на выходах 16.1, 16.2, 16.3. На выходе 12.1 блока пам ти 12 установлен код и значение первой переменной первой конь- юнкции (нулева   чейка, счетчик 15 обнулен по цеп м, не указанным на фиг. 1). На выходе второго дешифратора 23 установлен уни- тзрный код первой переменной (т.е. активирован соответствующий ее номеру выход дешифратора 23), на отдельном выходе 12.2 блока пам ти 12 установлено значение этой переменной (1 - пр мое значение, О - инверсное значение). На фиг. 1 указано, что номер первой переменной первой конь- юнкции 1 и по первому импульсу 1 б устанавливаетс  (по входу 5) триггер 25.1 через соответствующий элемент 21.1 группы 21 (пр мое значение переменной Xi), Первый импульс на выходе 16.2 блока 16 провер ет признаки окончани  констант коньюнкций или (и) всех констант функции на элементах запрета 19, 20. Признаком окончани  констант коньюнкций  вл етс  нулевое состо ние выходов 12.1 блока пам ти 12 и единичные выходы 12.2, признаком окончани  констант функции  вл етс  нулевое состо ние выходов 12.1 блока пам ти 12 и нулевое состо ние выхода 12.2. Если выходы элементов запрета 19, 20 не возбуждаютс  (признаков нет), то не формируетс  строб вычислени  на вход элемента ИЗ и строб обнулени  групп триггеров 25, 26. Первый импульс на выходе 16.1 блока 16 через элемент ИЛИ9 обеспечивает изменение состо ни  счетчика 15, выход которого адресует теперь очередную (первую)  чейку блока пам ти 12, информаци  из которой устанавливаетс  на выходах 12.1, 12.2. Вновь происходит дешифраци  второй по счету переменной первой коньюнкций (очевидно , это пор док развертки констант переменных не имеет значени ). Второй импульс на выходе 16.3 блока 16 вновь стро- бирует входы групп 21, 22 элементов И и запрета, соответственно. На фиг. 2 показана установка триггеЈа 26. В (инверсное значение переменной Хв). Второй импульс на выходе 16.2 на фиг. 2 возбуждает выход элемента И19 - т.е. наблюдаетс  конец первой коньюнкций (перва  коньюнкци  XiXs). Импульс с выхода элемента запрета 19 через элемент ИЛИЗО стробирует элемент ИЗ, который определ ет значение первой коньюнкций на наборе сигналов, установленных на входах 36. Вычислени  производ тс  аналогично прототипу: входы управлени  (Е) групп 10.1-10.В, 11.1-11.8 возбуждают соответствующие триггеры групп 25.1-25.В, 26.1-26.В, причём триггеры устанавливаютс  последовательно при развертке констант (на фиг. 1 показана установка двух триггеров 25.1, 26.В - коньюнкци  ХтХв. Первый

разр д входов 36, допустим, равен единице, поэтому логическа  единица устанавливаетс  на выходе элемента 10.1 (он открыт, т.е. возбужден его вход Е, вход Е элемента 11.1 5 неактивирован, поэтому его выход находитс  в высокоимпедансном состо нии и не вли ет на передачу информации, с выхода элемента 10.1). Последний разр д входов 36, допустим, равен нулю (на выходе эле- 10 мента 11.В - логическа  единица - у него инверсный вход данных, выход элемента 10. В в высоко.импедансном состо нии. Остальные разр ды выходов 36 могут быть любыми , т.к. остальные триггеры групп 25, 26 15 обнулены и, соответственно, выходы остальных элементов групп 10,11 наход тс  в высокоимпедансном состо нии, что воспринимаетс  соответствующими входами элемента ИЗ как в ТТЛ-логике - логической

0 единицей. Таким образом, в описанном случае на всех входах элемента ИЗ установлены логические единицы, поэтому по стробу на выходе элемента ИЛИЗО возбуждаетс  выход ИЗ. Поэтому устанавливаетс  триггер

5 14, фиксиру , что функци  равна единице. На фиг, 1 показан случай установки триггера 14 по признаку окончани  функции - т.е. по импульсу на выходе элемента запрета 20. Этот же импульс через элемент ИЛИ28

0 обеспечивает обнуление триггера 13, который обнул етс  выходом элемента ИЗ (на фиг. 2 оба этих импульса по вл ютс  на входах элемента ИЛИ28 одновременно, если же это условие не соблюдаетс  в реаль5 ном устройстве, то второй импульс - с выхода элемента ИЗ подтверждает обнуленное состо ние триггера 13). Выход триггера 13 останавливает блок 16, который не успевает сформировать импульс на выходе 16.1,

0 поэтому после определени  единичного значени  функции счетчик 15 продолжает адресовать последнюю выбранную  чейку пам ти 12 (с признаком окончани  функции) до своего обнулени . Обнуление устройства

5 производитс  выходом элемента И6, когда возбуждаютс  выход 1.2 дешифратора 1 и вход управлени  35 (внешн   микроЭВМ обращаетс  к устройству как к порту вывода с адресом, возбуждающим выход 1.2 де0 шифратора 1), Такое обнуление производитс  после ввода значени  функции в микроЭВМ. При этом триггер 31 обнулен и . через коммутатор 24 к шинному формирователю 2 подключены выходы триггеров 13,14

5 (остальные, недействительные входы подключены к отрицательному полюсу источника питани ). Внешн   микроЭВМ, провед  . имитацию вычислений функции (установка триггера 13), вводит информацию с выходов триггеров 13, 14. При этом возбуждаетс 

выход 1.1 дешифратора 1, вход 34, выход И4, входы Е1, Е2 шинного формировател  2, что настраивает его на передачу информации со входов на входы-выходы данных 33, МикроЭВМ анализирует состо ние выходов триггеров 13,14, выдел ет состо ние выхода триггера 13 и, когда он обнулитс  (вычислени  закончены), анализирует состо ние триггера 14, которое равно значению функции; Дл  функций, завис щих от малого числа коньюнкций и при высокой частоте импульсов блока 16 вычислени  могут закончитьс  в промежутке между командой индикации результатов счета и командой ввода состо ни  триггеров 13,14. При необходимости ввода информации со входов 36 без локальной их обработки (или части разр дов входов 36) внешн   микроЭВМ обращаетс  к устройству по адресу, воэбуж- дающему выход 1.3 дешифратора 1, при этом возбуждаетс  также вход управлени  35. Поэтому активируетс  выход элемента Й18 и устанавливаетс  триггер 31, что приводит к тому, что на выход мультиплексора подключаетс  информаци  с второй группы входов. Эта информаци  затем через шинный формирователь 2 по входам-выходам 33 передаетс  в микроЭВМ в случае ее обращени  к устройству по адресу, возбуждающему выход 1.1 дешифратора 1. Выход элемента ИЛИ8 возбуждает второй вход элемента И4, а его выход в свою очередь активирует вход Б1 шинного формировател  2. вход Е2 которого возбуждаетс  активированным входом 34. Шинный формирователь 2 находитс  в режиме передачи информации на входы-выходы данных 33.

Дл  обнулени  триггера 31 внешн   микроЭВМ обращаетс  к устройству по адресу , возбуждающему выход 1.3. при этом активируетс  и вход 34 (внешней микро- ЭВМ). Поэтому возбуждаетс  выход элемента И17 и триггер 31 обнул етс , что приводит к подключению на выходы коммутатора 24 выхода триггера 14.

Таким образом, режим поэлементной развертки констант вычисл емых коньюнк- цйй характеризуетс  последовательной настройкой групп элементов И 10.1-10.В и запрета 11.1-1-1.В с трем  состо ни ми на выходе, что пбзволйет экономно использовать блок пам ти 12.

Кодирование констант производитс  следующим образом.

В поле номера переменной (соответствует выходам 12.1 блока пам ти 12) записываетс  двоичный номер переменной К , В, где В - разр дность информационных входов 35. Причем разр дность выходов 12,1 intlogaB + 1, где Int - ближайшее большее, чем logaB целое число.

В поле значени  переменной (соответ-. ствуёт отдельному выходу 12.1 блока пам ти 12) записываетс  О, если переменна  входит в данную коньюнкцию с инверсией, и Г, если переменна  входит в данную коньюнкцию без инверсии.

Нулевой код на выходах 12.1 ( в поле номера переменной) означает конец констант данной коньюнкции или (и) всех констант . Если в поле номера переменной нули , а в поле значени  переменной единицы , это означает конец констант данной коньюнкции. Если в поле номера переменной и в поле значени  переменной нули, это означает конец всех констант (конец функции ).

Рассмотрим пример конкретного выполнени ..-,.:.. Реализовать функцию

fXl - Х2 XI X V Х2 V Хз V Х4 V Х5 V Хб V Х7

Определим величину потребной разр дности выходов 12.1 оперативной пам ти 12 lntlog2B + 1 - 4.

Сформируем массив констант дл  пер- вой коньюнкции:

12.1 12.2

переменна  Xt переменна  Xs конец коньюнкции 1

коиыонкци  Ха конец коньюнкции 2

коньюнкци  Хз конец коньюнкции 3

коньюнкци  Хд конец коньюнкции 4

коньюнкци  Xs конец коньюнкции 5

коньюнкци  Хв конец коньюнкции б

0111 0000

О коньюнкци  X

О . конец коньюнкции 7

55

Итак, необходимо 15-5-75 бит. В прототипе требуетс  8 -2 -7 - 112 бит.

Формула изобретени  Устройство дл  ввода в микроЭВМ дискретных сигналов, содержащее дешифратор адреса, шинный формирователь, счетчик, блок пам ти констант, блок синхронизации , первый и второй RS-триггеры, группу элементов И с трем  состо ни ми на выходе, группу элементов запрета с трем  состо ни ми на выходе, с первого по п тый элементы И, первый и второй элементы ИЛИ, причем адресный вход устройства соединен с входами дешифратора адреса, первый выход которого соединен с первыми входами первого и второго элементов И, второй выход дешифратора адреса соединен с первыми входами третьего и четвертого элементов И, выход последнего из которых соединен с входом установки в единицу первого RS-триггерз, выход которого соединен с входом запуска блока синхронизации, первый выход которого соединен с первым входом первого элемента ИЛИ, выход которого соединен со счетным входом счетчика,, выход которого соединен с адресным входом блока пам ти констант, вход разрешени  записи которого соединен с вторым входом первого элемента ИЛИ и выходом второго элемента И, второй вход которого и второй вход третьего элемента И соединены с первым входом второго элемента ИЛИ и входом задани  режима вывода информации , вход задани  режима ввода информации соединен с вторыми входами второго элемента ИЛИ, четвертого элемента И и входом задани  направлени  шинного формировател , вход выборки которого соединен с выходом первого элемента И, второй вход которого соединен с выходом второго элемента ИЛИ, выход шинного формировател  соединен с информационным входом блока пам ти констант 1-й (I 1, n; n - количество информационных разр дов) разр д информационного входа соединен с первым входом 1-го элемента И с трем  состо ни ми на выходе группы и с управл ющим входом 1-го элемента запрета с трем  состо - ни ми на выходе группы, выход 1-го элемента И с трем  состо ни ми на выходе группы соединен с выходом 1-го элемента запрета с трем  состо ни ми на выходе группы и с 1-м входом п того элемента И, выход которого соединен с входом установки в 1 второго RS-триггера, вход установки в О которого соединен с выходом третьего элемента И, вход-выход шинного формировател  соединен с входом выходом устройства , отличающеес  тем, что, с целью сокращени  аппаратурных затрат, оно содержит группу элементов И, группу элементов запрета, две группы RS-триггеров , коммутатор, дешифратор, третий RS- триггер, с третьего по п тый элементы ИЛИ шестой и седьмой элементы И, два элемента запрета и элемент задержки, выход которого соединен с входами установки в О RS- триггеров первой и второй групп, вход шинного формировател  соединен с выходом коммутатора, управл ющий вход которого соединен с выходом третьего RS-триггера, входы установки в О и 1 которого соединены с выходами соответственно шестого и седьмого элементов И, первые входы которых соединены с третьим выходом дешифратора адреса, выходы младших разр дов блока пам ти констант соединен с входами третьего элемента ИЛИ и дешифратора, 1-й выход которого соединен с первым входом 1-го элемента И группы и первым информационным входом 1-го элемента запрета группы, выходы которых соединены с входами установки в Т 1-го RS-триггера соответственно первой и второй групп, выходы которых соединены соответственно с вторым входом элемента И с трем  состо ни ми на выходе группы и информационным входом элемента запрета с трем  состо ни ми на выходе группы, второй выход блока синхронизации соединен с первым информационным входом первого элемента запрета и информационным входом второго элемента запрета, выходы которых соединены соответственно с первым и вторым входами четвертого элемента ИЛИ, выход которого соединен с входом элемента задержки и (п + 1)-м входом п того элемента И, выход которого соединен с первым входом п того элемента ИЛИ, второй вход которого соединен с выходом второго элемента запрета, первый и второй управл ющие входы которого соединены соответственно с управл ющим входом и вторым информационным входом первого элемента запрета, вторые входы шестого и седьмого элементов И соединены соответственно с вторым и первым входами второго элемента ИЛИ, третий выход блока синхронизации соединен с вторыми входами элементов И группы и вторыми информационными входами элементов запрета группы, управл ющие входы элементов запрета которой соединены с третьими входами элементов И группы и выходом старшего разр да блока пам ти констант и вторым информационным входом первого элемента запрета, выход п того элемента ИЛИ соединен с входом установки в О первого RS-триггера , выход которого соединен с первым разр дом информационных входов первой группы коммутатора, второй разр д информационных входов первой группы которого

соединен с выходом второго RS-триггера, информационные входы второй группы коммутатора соединены с информационными входами устройства, выход третьего элемента И соединен с входом сброса счетчика, выход третьего элемента ИЛИ соединен с управл ющим входом первого элемента запрета .