RU1777133C - Программируемое логическое устройство - Google Patents

Abstract

Изобретение может быть использовано дл  вычислени  систем булевых функций, описывающих как комбинационные, так и последовательностные автоматы, и позвол ет наращивать ранги вычисл емых конъюнкций , что расшир ет область применени  устройства путем введени  нового режима реализации последовательностного автомата . Устройство содержит блок оперативной пам ти констант, К групп по n+s элементов И с трем  состо ни ми на выходе, где К - максимально возможное количество одновременно вычисл емых конъюнкций, п - максимальна  разр дность входного сигнала , s - максимальна  разр дность кода внутреннего состо ни  реализуемых автоматов, К групп по n+s элементов И-НЕ с трем  состо ни ми на выходе, первую группу К элементов И, L групп по К элементов И, где L- максимально возможное количество одновременно вычисл емых булевых функций , группу L элементов ИЛИ, регистр, К групп по R элементов ИЛИ, где R - количество входов расширени , вторую группу К элементов И, два групповых мультиплексора , инвертор, шинный формирователь, входы-выходы , вход настройки, вход записи, входы старших и младших адресов записи, информационные входы, выходы и входы расширени , вход синхронизации, входы кода алгоритма, выход кода состо ни . 4 ил. (/) С

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  вычислени  систем булевых функций, описывающих как комбинационные, так и по- следовзтельностные автоматы.

Известно устройство, содержащее gn- входовых элементов И (п - количество информационных входов устройства, ), t - элементов ИЛИ (t - количество информационных выходов устройства), три группы D-триггеров, группу элементов И с трем  состо ни ми на выходе, группу элементов И-НЕ с трем  состо ни ми на выходе, gt

двухвходовых элементов И, счетчик и дешифратор .

Недостатком устройства  вл етс  низкое быстродействие в режиме записи.

Наиболее близким по технической сущности к изобретению  вл етс  программируемое логическое устройство, содержащее g n-входовых элементов И (п - количество информационных входов устройства, iЈg 22n), t элементов ИЛИ (t - количество информационных выходов устройства), первую, вторую и третью группу D-триггеров, первую группу элементов И с трем  состо ни VJ XI

V4

GJ CJ

и выхода, группу элементов И-НЕ с трем  осто ни ми выхода, gt двухвходовых элеентов И, счетчик и дешифратор, три RS- риггера. дополнительный элемент ИЛИ, вторую группу элементов И с трем  состо - 5 ни ми на выходе, причем D-входы {I + (К - 1)х п}-х D-триггеров первой и второй групп, первые входы соответствующих элементов И с трем  состо ни ми выхода первой группы и первые входы элементов И-НЕ с трем  со- 10 сто ни ми выхода (1 1 п; 1 :Ј К д)  вл ютс  1-м информационным входом устройства, выходы D-триггеров первой группы соединены с вторыми входами соответствующих элементов И с трем  состо - 15 ни ми выхода первой группы, а выходы D-триггеров второй группы - с вторыми входами соответствующих элементов

И-НЕ с трем  состо ни ми выхода, выходы которых соединены с выходами соот- 20 ветствующих элементов И с трем  состо ни ми выхода первой группы, С-вхо- ды (К- 1)п + 1}тх D-триггеров первой группы соединены с К-м нечетным выходом дешифратора , а С-входы одноименных D-тригге- 25 ров второй группы - с К-м четным выходом дешифратора, выходы {(К - 1}п + элементов И с трем  состо ни ми выхода первой группы соединены с входами К-ro п-входо- вого элемента И, выход которого соединен 30 с первыми входами К + (j - 1)gJ-x двухвходовых элементов И (1 j t), вторые входы которых соединены с выходами соответствующих D-триггеров третьей группы, а выходы - с К-м входом |-х элементов ИЛИ, 35 информационные выходы счетчика соединены с входами дешифратора, а счетный вход счетчика  вл етс  тактовым входом устройства , первые входы второй группы элементов И с трем  состо ни ми выхода 40 соединены с выходами соответствующих элементов ИЛИ, а вторые входы - с инверсным выходом третьего RS-триггера. 8-вход которого соединен с кулевым выходом дешифратора, а R-вход - с выходом допол- 45 нительного элемента ИЛИ, выход j-ro элемента И с трем  состо ни ми выхода второй группы соединен с D-входами К + (J - 1) D-триггеров третьей группы и  вл етс  соответствующим информационным выходом 50 устройства, р-й выход дешифратора () соединен с С-входами {р - 1)t + D-триггеров третьей группы, S-входы первого и второго RS-триггеров соединены соответственно с g-м выходом дешифратора и с выхо- 55 дом переполнени  счетчика, выход первого RS-триггера  вл етс  выходом индикации программировани  элементов ИЛИ устройства , выход второго RS-триггера соединен с

первым входом дополнительного элемента ИЛИ и  вл етс  выходом индикации программировани  элементов И устройства, R- входы D- и RS-триггеров и второй вход дополнительного элемента ИЛИ  вл етс  входом сброса устройства.

Недостатком этого устройства  вл етс  узка  область применени  и отсутствие возможности наращивани  рангов вычисл емых конъюнкций.

Эти недостатки обусловлены следующими обсто тельствами. Технические средства данного устройства ориентированы на вычисление логических функций, завис щих от текущего значени  информационных входов , т.е. реализацию .комбинационного автомата . Реализаци  последовательностного автомата невозможна без применени  дополнительных технических средств. Кроме того, в устройстве невозможно расширение рангов конъюнкций, что необходимо, например , в задачах вычислени  многоразр дных логических функций.

Целью изобретени   вл етс  расширение области применени  за счет обеспечени  возможности наращивани  рангов вычисл емых конъюнкций.

Указанна  цель достигаетс  тем, что в программируемое логическое устройство, содержащее К групп по n+s элементов И с трем  состо ни ми выхода, где К - максимально возможное количество одновременно вычисл емых конъюнкций, п - максимальна  разр дность входного сигнала , S - максимальна  разр дность кода внутреннего состо ни  реализуемых автоматов , К групп по n+s элементов И-НЕ с трем  состо ни ми выхода, первую группу Кэлементов И, L групп по К элементов И, где L- максимально возможное количество одновременно вычисл емых булевых функций , группу элементов ИЛИ, причем выходы элементов И-НЕ стрем  состо ни ми выхода каждый из К групп соединены с выходами соответствующих элементов И с трем  состо ни ми выхода соответствующей группы и с соответствующими входами соответствующего элемента И первой группы Кэлементов И, выходы которой соединены с первыми входами соответствующих элементов И каждой из L по К групп элементов И, выходы элементов И каждой из L групп по К элементов И подключены к соответствующим входам соответствующего элемента ИЛИ группы L элементов ИЛИ, введены блок оперативкой пам ти констант, регистр , К групп по R элементов ИЛИ, где R - количество входов расширени , втора  группе К элементов И, два групповых мультиплексора , инвертор и шинный формирователь , причем выходы группы L элементов ИЛИ  вл ютс  соответствующими информационными входами регистра, перва  группа m разр дов выхода которого  вл етс  информационным входом шинного формировател , а втора  s-разр дна  группа - выходом кода состо ни  устройства, где s+m L, и первым информационным входом второго группового мультиплексора, выход которого  вл етс  первой группой адресных входов оперативной пам ти, второй группой адресных входов которой  вл етс  выход первого группового мультиплексора, первым, вторым информационным и адресным входами которого  вл ютс  входы кода алгоритма, старших адресов записи и настройки устройства соответственно, вторым информационным, адресным и входом разрешени  второго группового мультиплексора  вл ютс  входы младших адресов записи, настройки и разрешени  устройства соответственно, входами разрешени , данных и записи оперативной пам ти  вл ютс  входы разрешени , входы-выходы и записи устройства соответственно, вход синхронизации регистра  вл етс  входом синхронизации устройства, вход настройки устройства подключен к входу инвертора, выход которого  вл етс  входом разрешени  шинного формировател , выход которого  вл етс  входом-выходом устройства, нечетные выходы каждой из К групп по n+s выходов настройки конъюнкций первой группы выходов блока оперативной пам ти констант  вл ютс  первыми входами соответствующих К групп элементов И с трем  состо ни ми выхода, а четные - первыми входами соответствующих К групп элементов И-НЕ с трем  состо ни ми выхода, KL выходов настройки функций оперативной пам ти подключены к вторым входам соответствующих из L групп по К элементов И, К групп no R выходов расширени  оперативной пам ти  вл ютс  первыми входами соответствующих из К групп no R элементов ИЛИ, вторыми входами которых  вл ютс  соответствующие входы расширени  устройства , а выходы каждой из К групп по R элементов ИЛИ подключены к соответствующим входам соответствующего элемента И второй группы элементов И. выходы которых  вл ютс  (п+5+1)-ми входами соответствующих элементов И первой группы, втора  группа s выходов регистра а конкатенации с входными n-разр дными сигналами  вл етс  входным ()-разр дним дискретным сигналом, который подключен к информационным входам соответствующей пары элементов И, И-НЕ каждой из К групп n+s элементов И, И-НЕ с тррм  состо ни ми

выхода, выходы элементов И первой ipynnw ((элементов И  вл ютс  выходами расширени  устройства.

Расширение области применени  уст- 5 ройства достигаетс  за счет обеспечени  возможности наращивани  рангов вычисл емых конъюнкций путем введени  нового режима реализации последовательностно- го автомата с возможностью расширени  10 рангов вычисл емых конъюнкций.

Сущность введенного режима заключаетс  в следующем:

а)часть вычисленных логических функций используетс  в качестве составл ющей

5 входного сигнала, т.е. реализована обратна  св зь;

б)сигналы обратной св зи (текущее состо ние автомата) могут быть использованы дл  сокращени  объема пам ти констант на0 стройки, так как в каждом автомате реализуетс  меньша  система функций; это может быть полезно в задачах, требующих большой разр дности входного сигнала;

в)часть вектора значений конъюнкций 5 передаетс  на выходы расширени  устройства и может быть использована при вычислени х в других устройствах, при вычислении многоразр дных булевых функций;

0 г) сигналы, поступающие на входы расширени  из других устройств, могут быть использованы дл  вычислени  многоразр дных булевых функций;

д) учет результатов вычислений внеш5 них подконъюнкций производитс  специальной константой.

Введение блока оперативной пам ти констант с соответствующими св з ми позвол ет записывать, хранить и считывать

0 константы, используемые в новом введенном режиме дл  различных вариантов алгоритмов , а также обеспечивает возможность изменени  констант по коду состо ни  автомата .

5 Введение регистра с соответствующими св з ми позвол ет хранить полный выходной сигнал, содержащий и код текущего состо ни  автомата, что необходимо при реализации последовательностного автомата.

0 Введение К групп по R элементов ИЛИ (где К - число конъюнкций; R - число входов расширени ) с соответствующими св з ми позвол ет учитывать только те разр ды входов расширени , которым соответству5 ют выходы третьей группы выходов блока оперативной пам ти констант, наход щиес  а состо нии логического нул , иначе происходит маскирование входов расширени . Введение второй группы К элементов И с соответствующими св з ми и позвол ет

вычисл ть значени  конъюнкций с учетом информации на входах расширени  и соответствующей константы на третьей группе выходов оперативной пам ти путем вычислени  значени  внешних подконъюнкций.

Введение первого группового мультиплексора и соответствующих ему св зей позвол ет измен ть информацию на второй группе адресных входов блока оперативной пам ти констант в режиме настройки дл  реализации нового режима.

Введение второго группового мультиплексора с соответствующими св з ми позвол ет измен ть информацию на первой группе адресных входов оперативной пам ти в режиме настройки дл  реализации нового режима, а также учитывать код текущего состо ни  автомата при считывании констант.

Введение инвертора с соответствующими св з ми позвол ет отключить выходы шинного формировател  от входов-выходов в режиме настройки дл  реализации нового режима.

Введение шинного формировател  с соответствующими св з ми позвол ет использовать выходы-входы устройства дл  записи информации в оперативную пам ть в режиме настройки дл  реализации нового режима.

Введение выходов расширени  позвол ет передавать результаты вычислений части конъюнкций на другие устройства дл  увеличени  рангов вычисл емых в них конъюнкций в новом режиме.

Введение входов расширени  позвол ет принимать результаты вычислений в других устройствах дл  увеличени  рангов части вычисл емых конъюнкций в новом режиме .

Введение входа разрешени  второго мультиплексора позвол ет переводить выходы второго мультиплексора в нулевое со- сто ние дл  исключени  учета кода состо ни  автомата либо устанавливать на его выходах код состо ни  автомата в новом введенном режиме.

На фиг.1 изображена функциональна  электрическа  схема предлагаемого программируемого логического устройства; на фиг.2 - вариант соединени  программируемых логических устройств дл  вычислени  многоразр дных булевых функций; на фиг.З - граф-схема алгоритма дл  первого примера конкретной реализации последователь- постного автомата; на фиг.4 - граф автомата дл  первого примера конкретной реализации последовательностного автомата.

Программируемое логическое устройство содержит: блок оперативной пам ти констант 1, К групп по n+s элементов И с трем 

состо ни ми на выходе 2.1.1-2.1. n+s

2,K.1-2,K.n+s, где К - максимально возможное количество одновременно вычисл емых

конъюнкций; s - максимальна  разр дность кода внутреннего состо ни  реализуемых автоматов; п - максимальна  разр дность входного сигнала; К групп по n+s элементов И-Н Ее трем  состо ни ми на выходе 3,1.10 3.1.n+s 3.K.1-3.K.n+s. первую группу К

элементов И 4.1-4. К, L групп по К элементов И 5.1.1-5.1.К..., 5.L.1-5.LK, где L - максимально возможное количество одновременно вычисл емых булевых функций, группу L

5 элементов ИЛИ 6.1-6.L, регистр 7, К групп

по R элементов ИЛИ 8.1.1-8.1.R8.К.1 . 8.K.R, где R - количество входов расширени , вторую группу К элементов И 9.1-9.К, два групповых мультиплексора 10, 11, ин0 вертор 12, шинный формирователь 13, входы-выходы 14, вход настройки 15, вход записи 16, входы старших адресов записи 17, входы младших адресов записи 18, информационные входы 19, выходы расшире5 ни  20, входы расширени  21, вход синхронизации 22, входы кода алгоритма 23, выход кода состо ни  24, вход разрешени  25, вход 26 разрешени  второго группового мультиплексора.

0 Выходы элементов И-НЕ 3 с трем  состо ни ми выхода каждой из К групп соеди- нены с выходами соответствующих элементов И 2с трем  состо ни ми выхода соответствующей группы и с соответствую5 щими входами соответствующего элемента И первой группы К элементов И 4, выходы которой соединены с первыми входами соответствующих элементов И каждой из L по К групп элементов И 5. Выходы элементов И

0. каждой из L групп по К элементов И 5 подключены к соответствующим входам соответствующего элемента ИЛИ групп L элементов ИЛИ 6.

Выходы группы L элементов ИЛИ 6  в5 л ютс  соответствующими информационными входами регистра 7, перва  группа разр дов выхода которого  вл етс  информационным входом шинного формировател  13, а втора  S-разр дна  группа 0 выходом 24 кода состо ни  устройства, где s+m - L, и первым информационным входом второго группового мультиплексора 11. выход которого  вл етс  первой группой адресных входов блока оперативной пам ти 1,

5 второй группой адресных входов которого  вл етс  выход первого группового мультиплексора 10. первым, вторым информацион- ными и адресным входами которого  вл ютс  вход 23 коде алгоритма, вход 17 старших адресов записи и вход 15 настройки устройства соответственно. Вторым информационным , адресным и входом разрешени  второго группового мультиплексора 11  вл ютс  вход 18 младших адресов записи , вход 15 настройки и вход 26 разрешени  устройства соответственно. Входами разрешени , данных и записи блока оперативной пам ти 1  вл ютс  вход 25 разрешени , входы-выходы 14 и вход 16 записи устройства соответственно. Вход синхронизации реги- стра 7  вл етс  входом 22 синхронизации устройства. Вход 15 настройки устройства подключен к входу инвертора 12, выход ко- торого  вл етс  входом разрешени  шинного формировател  13, выход которого  вл етс  входом-выходом 14 устройства. Нечетные выходы каждой из К групп по n+s выходов настройки конъюнкций первой группы выходов блока оперативной пам ти 1  вл ютс  первыми входами соответствую- щих К групп элементов И 2 с трем  состо ни ми выхода, а четные - первыми входами соответствующих К групп элементов И-НЕ 3 с трем  состо ни ми выхода. К L выходов настройки функций блока оперативной па- м ти 1 подключены к вторым входам соответствующих из L групп по К элементов И 5, К групп по R выходов расширени  блока оперативной пам ти  вл ютс  первыми входами соответствующих из К групп по R элементов ИЛИ 8, вторыми входами которых  вл ютс  соответствующие входы 21 расширени  устройства, а выходы каждой из К групп по R элементов ИЛИ 8 подключены к соответствующим входам соответству- ющего элемента И второй группы элементов И 9, выходы которых  вл ютс  (п+з+1)-ми входами соответствующих элементов И 4 первой группы.

Втора  группа s выходов регистра 7 в конкатенации с входными п-разр дными сигналами 19  вл етс  входным (n+sj-раз- р дным дискретным сигналом, который подключен к информационным входам соответствующей пары элементов И, И-НЕ каждой из К групп n+s элементов И 2, И-НЕ 3 с трем  состо ни ми выхода. Выходы элементов И первой группы К элементов И 4  вл ютс  выходами 20 расширени  устройства .

Блок оперативной пам ти 1 предназначен дл  записи, хранени  и выдачи констант . Выходы настройки конъюнкций блока 1: 1.1.1.1.-1.K.n+s.2 имеют разр дность K.(n+s), где К - максимально возмож- нов количество одновременно выполн емых конъюнкций; п - максимальна  разр дность информационных входов 19; s - максимальна  разр дность кода нутреннего состо ни .

Таким образом, имеетс  К подгрупп по n+s разр дов первой группы выходов. В каждой 1-й подгруппе пары сигналы имеют следующий смысл: 10 - необходимость учета пр мого значени  1-й переменной; 01 - необходимость учета инверсного значени  1-й переменной; 00 - 1-  переменна  не входит в конъюнкцию; 11 - запрещенное состо ние .

Выходы настройки функции 1.2 опера- . тивной пам ти 1 имеют разр дность K.L, где L- максимально возможное количество одновременно вычисл емых булевых функций (в том числе m - выходные сигналы, s - код состо ни  автомата). Она содержит единицы в тех из К позици х в L подгруппах, где соответствующие конъюнкции вход т в соответствующие булевые функции. Выходы

расширени  1.3.1.1-1.3.1.R 1.3.К.11 .3.K.R блока 1 имеют разр дность K.R. где R - количество входов расширени , и нули содержатс  в тех из R позици х из К подгрупп , где соответствующие входы расширени  необходимы при вычислени х соответствующих конъюнкций.

Оперативна  пам ть 1 адресуетс  по двум  группам адресных входов; перва  группа адресных входов АО необходима при реализации последовательностного автомата системами функций, декомпозированными по состо ни м автомата. В этом случае на выходе мультиплексора 11 установлен код текущего состо ни , а в режиме записи информаци  поступает со входов 18. При отсутствии необходимости такой декомпозиции входы мультиплексора наход тс  в нулевом состо нии. Втора  группа адресных входов А1 блока 1 необходима дл  учета номера реализуемого алгоритма (номера автомата ), причем при записи на эти входы передаетс  информаци  со входов 17, а в режиме вычислений - со входов 23.

Данные в оперативную пам ть 1 записываютс  со входов-выходов 14, если активированы вход разрешени  25 и вход записи 16.

Если вход записи 16 не активирован, а вход разрешени  активирован, то блок 1 находитс  в режиме считывани  информации .

Оперативна  пам ть 1 может быть реализована , например, на нескольких стандартных интегральных микросхемах 541РУ2.

К групп по n+s элементов И с трем  состо ни ми на выходе 2.1.1-2.n+s. 1, .... 3.K.1-2.K.n-s предназначены дл  подключени  на свои выходы по разрешающему сигналу пр мого (неинверсного) значени  переменной, что необходимо, если она входит в соответствующую конъюнкцию без инверсии . Если вход разрешени  неактивирован , то выходы элементов И наход тс  в высокоимпедэнсном состо нии и не вли ют на передачу информации соответствующими элементами И-НЕ группы 3.

Элементы И группы 2 могут быть реализованы , например, на стандартных интегральных микросхемах 589АП16, причем информационный вход сопоставл етс  с двум  входами элемента И, объединенными вместе, и изображен на фиг.1 как единственный вход D. К групп по n+s элементов И-НЕ с трем  состо ни ми на выходе 3.1.13 .n+s.13.K.1-3.K,n+s предназначены дл 

подключени  по разрешающему сигналу на свои выходы инверсного значени  переменной , что необходимо, если она входит в соответствующую конъюнкцию с инверсной. Если вход разрешени  неактивирован, то выходы элементов И-НЕ наход тс  в высо- коимпедансном состо нии и не вли ют на передачу информации соответствующими элементами И группы 2.

Элементы И-НЕ группы 3 могут быть реализованы, например, на стандартных интегральных микросхемах 589АЛ26, причем информационный вход сопоставл етс  с двум  входами элемента И, объединенными вместе, и изображен на фиг.1 как единственный вход D.

Перва  группа К элементов И 4.1-4.К предназначена дл  вычислени  К конъюнкций , причем выход каждого элемента И группы возбуждаетс  в том случае, если выходы всех пар элементов групп 2, 3 активированы , что бывает в случае, если требуемые переменные вход т в конъюнкцию с требуемым показателем инверсиро- вани  либо если переменна  вообще не входит в конъюнкцию: в этом случае выходы обоих элементов данной пары групп 2, 3 наход тс  в высокоимпедансном состо нии , выходы их объединены и это воспринимаетс  соответствующим входом элемента И группы 4 как ТТЛ-логике - логической единицей.

L групп по К элементов И 5.1.1-5.1.К,.... 5.L.1-5.L.K предназначены дл  учета значений требуемых конъюнкций, определ емых константой на второй группе выходов 1.2 блока 1 таким образом, что если в соответствующем разр де данной константы присутствует логическа  единица,, то учитываетс  значение соответствующей конъюнкции при формировании данной функции (в данную функцию входит соответствующа  конъюнкци ). Количество групп элементов равно количеству реализуемых булевых функций.

Группа L элементов ИЛИ 6.1-6.L предназначена дл  формировани  значени  логических функций, которые равны единице, если на выходе хот  бы одного элемента И

соответствующей группы групп элементов И 5 присутствует логическа  единица, т.е элементы ИЛИ 6 формируют значение логической функции, заданной в дизъюнктивной нормальной форме (ДНФ).

0 Регистр 7 предназначен дл  записи по синхросигналу на входе 22 значений логических функций, формируемых группой элементов ИЛИ 6. Он может быть реализован, например, на стандартных интегральных

5. микросхемах 155ТР13.

Кгрупп по Rэлементов ИЛИ 8.1.1-8.1. R, ..., 8.K.1-8.K.R предназначены дл  учета значений сигналов на входах расширени  при формировании значений К конъюнкций,

0 причем учитываютс  значени  на тех входах расширени , которым соответствуют выходы третьей группы выходов оперативной пам ти 1, наход щиес  в состо нии логического нул , иначе происходит маски5 рование данного входа расширени  дл  данной конъюнкции.

Втора  группа К элементов И 9.1-9.К предназначена дл  вычислени  значени  внешних подконъюнкций, которые поступа0 ют на входы расширени  21 из других программируемых логических устройств, значени  внешних подконъюнкций затем учитываютс  при вычислении всей подконъюнкций в данном устройстве на группе эле5 ментов И 4.

Первый групповой мультиплексор 10

предназначен дл  адресации второй группы

. адресных входов А1 оперативной пам ти 1

либо входами старших адресов записи 17

0 при настройке, либо входами кода алгоритма 23 при вычислени х (в этом случае вход настройки 16 обнулен) и может быть реализован , например, на стандартных интегральных микросхемах 155КП1.

5 Групповой мультиплексор 10 представл ет собой совокупность мультиплексоров, у которых все одноименные адресные входы объединены между собой, а одноименные входы различных мультиплексоров подклю0 чены к различным разр дам входов старших адресов записи (DO и входов D0 - входов номера алгоритма (используютс  два входа каналов во всех мультиплексорах).

С целью уменьшени  количества обору5 довани  желательна реализаци  на интегральных микросхемах 134КП8.

Второй групповой мультиплексор 11 предназначен дл  адресации первой группы адресных входов АО оперативной пам ти 1 либо входами младших адресов записи 18,

либо частью выходов 24 регистра 7, на которых формируетс  код текущего состо ни  автомата в том случае, если возбужден вход разрешени  второго мультиплексора. Если при этом возбужден вход настройки 15, то на выход мультиплексора 11 подключен вход 18, если нет - выходы 24.

Если вход 26 обнулен, то выходы мультиплексора обнулены независимо от сигналов на входах 18, 15, выходах 24.

Второй групповой мультиплексор 11 также может быть реализован, например, на стандартных интегральных микросхемах 155КП1 (134КП8) и выполнен аналогично первому групповому мультиплексору 10. Вход разрешени  дл  подключени  входа 26 может быть реализован, например, использованием входа синхронизации мультиплексора 155КП1.

Инвертор 12 предназначен дл  управлени  входом разрешени  шинного формировател  13, так что если подан сигнал настройки на вход 15, шинный формирователь 13 отключен, его входы-выходы наход тс  в высокоимпедансном состо нии и по входам-выходам 14 можно передавать данные дл  настройки.

Шинный формирователь 13 предназначен дл  отключени  части выходов регистра 7, отведенных дл  выходных сигналов от входов-выходов 14 дл  приема по ним данных дл  настройки, т.е. дл  записи в блок 1.

Входы-выходы 14 имеют два назначени :

1)выдача значений логических функций при вычислени х;

2)прием кодов настройки (констант) в режиме настройки.

Режим входов-выходов определ етс  уровнем логического сигнала на входе 15. Вход настройки 15 предназначен дл  приема сигнала настройки, например, из внешней микроЭВМ, означающего переход в режим настройки.

Вход записи 16 предназначен дл  приема сигнала записи константы в пам ть 1, формируемого, например, внешней микро- ЭВМ.

Входы старших адресов записи 17 предназначены дл  приема адресных сигналов кода номера алгоритма в режиме записи, например, из внешней микроЭВМ.

Входы младших адресов записи 18 предназначены дл  приема адресных сигналов номера состо ни  (при необходимости) в режиме записи, например, из внешней микроЭВМ.

Информационные входы 19 предназначены дл  приема внешних дискретных сигналов , от которых завис т реализуемые логические функции.

Выходы расширени  20 предназначены дл  выдачи значений части конъюнкций, вы- 5 числ емых устройством с целью использовани  их в других аналогичных устройствах при построени х разр донаращиваемых структур.

Входы расширени  21 предназначены 10 дл  приема значений подконъюнкций. вычисленных в других аналогичных устройствах и выданных на выходы 20 этих устройств.

Вход синхронизации 22 предназначен 5. дл  приема импульса синхронизации, частота которой должна учитывать задержку распространени  сигналов в многоразр дной структуре.

Вход кода алгоритма 23 предназначен 0 дл  приема номера кода алгоритма, например , из внешней микроЭВМ.

Выход кода состо ни  24 предназначен дл  выдачи кода текущего состо ни  автомата , например, дл  управлени  внешним 5 мультиплексором входных дискретных сигналов или/и дл  контрол  за работой устройства .

Вход разрешени  25 предназначен дл  приема сигнала разрешени  выборки из 0 оперативной пам ти 25, например, при программировани  их внешней микроЭВМ в многоразр дной (секционной) структуре.

Вход разрешени  второго мультиплексора 26 предназначен дл  приема сигнала 5 подключени  второго мультиплексора 11. он активируетс , если необходимо считывать константы из блока 1 с учетом кода . текущего состо ни , иначе (если вход неактивирован ) на выходах мультиплексора 11 0 посто нно установлены логические нули.

Программируемое логическое устройство работает следующим образом:

а) Режим настройки.

В этом режиме производитс  запись 5 констант в оперативную пам ть 1, например , из внешней микроЭВМ. При этом обеспечиваетс  установка на входе настройки 15 и на входе разрешени  25 логической единицы , что приводит к подключению к выхо- 0 дам мультиплексора 10 входов старших адресов записи 17, а к выходам мультиплексора 11 - входов младших адресов записи 18 (вход разрешени  26 активирован). Конкатенаци  сигналов на входах 17, 18 пред- 5 ставл ет собой адрес  чейки пам ти, информаци  в которую записываетс  по входам-выходам 14 по импульсу, поступающему на вход 16 записи. Так как вход 15 находитс  в состо нии логической единицы, то на выходе инвертора 12 присутствует логический ноль, поэтому выходы шинного формировател  13 наход тс  в высокоимпе- дансном состо нии и не вли ют на передачу информации по входам-выходам 14.

Адреса и данные дл  записи могут формироватьс  внешней микроЭВМ непосредственно либо, при выполнении программируемого логического устройства в виде БИС, с целью сокращени  количества выходов последовательно по входам-выходам с использованием дополнительных технических средств, например регистров, счетчика, дешифратора и пр.

Информаци  в  чейки блока 1 записываетс  последовательной адресацией по входам А0 блока 1. Затем измен етс  код на входах 17 и вновь записываетс  массив констант , соответствующих этому новому коду на входах 17 последовательной адресацией по входам 18. По окончании записи снимаетс  логическа  единица со входа 15 и на выходах шинного формировател  13 подключаетс  часть выходов регистра 7.

Вход разрешени  25 и вход разрешени  второго мультиплексора 26 остаютс  активированными .

б) Режим реализации последовательно- стного автомата с расширением рангов конъюнкций.

В этом режиме устройство реализует последовательностный автомат, т.е. выходные сигналы, вычисленные булевые функции завис т не только от состо ни  входов- 19, но и от предыдущего состо ни  части выходных функций, а также от состо ни  входов расширени  21.

Пусть в некотором такте расширени  рангов конъюнкций не требуетс . Тогда треть  группа выходов оперативной пам ти 1 - 1.3.1.1-1.3.K.R должна находитьс  в состо нии логической единицы. Поэтому на выходах К групп по R элементов ИЛИ 8.1.1,- 8.K.R устанавливаютс  логические единицы, на выходах второй группы элементов И 9.1- 9.К устанавливаютс  логические единицы, которые поступают на последние входы первой группы К элементов И 4.1-4.К. Следовательно , входы расширени  21 замаскированы и не вли ют на вычисление в устройстве. Перва  группа выходов блока 1 - 1.1.1.1-1.K,n+s.2 настраивает группы элементов 2.1.1-2.K,n+s, 3,1.1-3.K.n+s аналогично тому, как эти элементы настраивались в прототипе. Если 1-  переменна  со входов 19 и части выходов регистра 7 входит в j-ю конъюнкцию без инверсии, то на вход управлени  элемента 2.l.j подаетс  логическа  единица; если переменна  инверси , то на вход управлени  элемента 3.I. подаетс  логическа  единица, иначе входы управлени 

элементов как 2.I.J, так и 3.I.J обнул ютс , выходы обоих этих элементов наход тс  в высокоимпедансном состо нии, они объединены и воспринимаютс  1-м входом элемента 4.J как в ТТЛ-логике - логической

единицей. Если требуема  константой - 

. конъюнкци  покрывает входной сигнал на

входах 19 и части выходов регистра 7, то все

выходы элемента 4.J возбуждены, что приво0 дит к возбуждению его выхода. Тогда в соответствие с кодом на второй группе выходов 1.2 блока 1 этот сигнал активирует выходы тех J-x элементов И групп 5.1-5.L, на вторые выходы которых поступает логиче5 ека  единица с выходов 1.2, т.е. j-  конъюнкци  входит в заданные константой 1.2 функции.

Аналогично вычисл ют все К конъюнкций , и на выходах группы элементов ИЛИ

0 6.1-6.L устанавливаютс  логические единицы в позици х функций, в состав которых входит хот  бы одна равна  единице конъюнкци . Синхросигнал, поступающий на вход 22 с частотой, достаточной дл  надеж5 ного завершени  вычислений, записывает в регистр 7 новое состо ние логических функций , из которых одна часть предназначена дл  определени  очередного внутреннего состо ни  устройства. Эта часть (разр д0- ность s на фиг.1) поступает через мультиплексор 11 на младшие разр ды адресных входов (АО) блока 1, что, в свою очередь, приводит к считыванию из блока 1 (который в отсутствие сигнала на выходе 16 находит5 с  в режиме считывани  данных). В том случае , если вход разрешени  второго мультиплексора 26 не активирован и выходы мультиплексора 11 обнулены, то все необходимые константы считываютс  из

0 блока 1 однократно, в этом случае блок 1 может вырождатьс  в регистр, аналогичный регистру в прототипе, если алгоритм один (разр дность входов кода алгоритма 23 0). Друга  часть разр дов регистра 7 (разр д5 ностью m на фиг.1) через шинный формирователь 13, подключенный возбужденным выходом инвертора 12, передаетс  на входы-выходы 14 устройства. Часть сигналов, формируемых группой элементов И 4.1-4.R,

0 поступает на выходы расширени  20 дл  использовани  их в других аналогичных устройствах .

Таким образом, устройство реализует последовательностные автоматы, т.е. буле5 вы функции, завис щие не только от состо ни  входов 19, но и от текущего состо ни  автомата (код его устанавливаетс  на части S выходов регистра 7), что расшир ет область применени  программируемого логического устройстве.

Пусть в некотором такте необходимо расширение рангов конъюнкций, т.е. разр дности входов элементов группы элементов А. 1-4. К (входов 19) недостаточно дл  реализации некоторой конъюнкции. Тогда можно использовать результаты вычислений в других устройствах, соединенных в разр дно-наращиваемую структуру (секци- онно).

R выходов 20 такого, например одного, устройства подключены к входам 21 рассматриваемого устройства. На третьей группе выходов 1.3.1.1-1.3.K.R блока 1 устанавливаетс  логический ноль в позиции , номер которой соответствует номеру входа 21, на который поступает результат вычислени  подконьюнкций из другого устройства .

Пусть необходимо расширение первой конъюнкции и результат вычислени  второй подконъюнкции (перва  вычисл етс  на элементе 4.1 данного устройства) поступает на первый вход входов 21, тогда на выходе 1.3.1.1 должен быть логический ноль, а остальные наход тс  в состо нии логической единицы. Если подконъюнкци , вычисленна  на другом устройстве, входит к конъюнкции , первые подконъюнкции которых вычислены в данном устройстве, то соответствующие номерам этих конъюнкций выхо- ды третьей группы блока 1 должны быть обнулены. Если в состав конъюнкции, перва  подконъюнкци  которой вычислена в данном устройстве, входит более одной (F) подконъюнкций, то должны быть обнулены соответствующие выходы группы выходов (из К групп) третьей группы 1.3 выходов блока 1. Так, если в первую конъюнкцию вход т еще три подконъюнкции, то должны быть обнулены выходы 1.3.1.1. 1.3.1.2, 1.3.1.3 (1.3.1.2, 1.3.1.3 не указаны на фиг.1). Следовательно , на выходах элементов И группы 4.1-4.К будут логические уровни с учетом логических уровней на выходах соответствующих элементов И группы 9.1-9.4.

В свою очередь, это дает возможность выдавать на выходы 20 сигналы значени  части конъюнкций (не всех, так как это потребует большого количества выводов БИС), учитывающие результаты вычислений в дру- гих аналогичных устройствах, что позвол ет получить разр донэращиваемую структуру п.оследовательностного автомата.

Дл  учета того факта, что в каждом такте провер етс , как правило, небольша  часть логических условий, можно использовать выходы кода текущего состо ни  24, к которым можно подключить адресные входы внешнего группового мультиплексора, выходы которого подключаютс  к входам 19 устройства.

Таким образом, обеспечиваетс  возможность построени  разр донарэщивае- мых структур.

П р и м е р 1. Конкретна  реализаци  последовательностного автомата.

Пусть задана граф-схема алгоритма (ГСА), представленна  на фиг.З.

Провод т ее разметку состо ни ми VI и получают граф автомата, изображенный на фиг.4.

Кодируют вершины так, как указано на фиг.4, и получают обобщенную таблицу возбуждени  выходов и элементов пам ти:

Из этой таблицы можно получить следующие булевы функции:

У2(1+1) yJ2yiX2X1Vy2yiX2X1 y2yiX3 У2У1ХЦУ2У1ХЗ,

yi(t+1) y2yivy 2V

Z1 У2УЬУ2У11

Z2 У2У1 У2У1Х2Хиу2У1Х2Х1;

23 У2У1Х2Х1,

Z4 y2yiX2X1iy2yiXvy2yiX3vy2yiX3;

Z5 У2У1Х1УУ2У1ХЗ УЗУ1

Константы, соответствующие этим функци м , записываютс  в блок 1, эти константы составл ютс  аналогично прототипу; например, дл  конъюнкции перва  часть ее имеет вид

.0 1 О О 00 00,0110,

С

X

выходы 1.1 блока 1

Втора  часть константы (соответствует выходам 1.2 блока 1) содержит группы по числу конъюнкций, а тактовых 9, в каждой группе, например, 8 разр дов (максимальное число выходов равно 8):

1) У2У1Х1 (y2(t+1));

2)у2У1хз (y2(t+1));

3)У2У1 (yi(t+1): 21.22);

4)У2У1Х2Х1 (yi(t+1); 22, 23);

5)У2У1(21, 25); 6)У2У1Х2Х1(22, 24); 7)У2У1Х1 (24,25);

8) у2У1хз (24):

9) У2У1ХЗ (Z4, 25).

Длина второй части константы будет равна 9 х 8 72, поэтому ее не провод т (полагают, что максимальное число конъюнкций равно

9).

Если же вход разрешени  второго мультиплексора 26 активизировать, то возможно в каждом состо нии реализовать следующие системы функций, не завис щие уже в  вном виде от внутренних состо ний:

Y2YlZiZ2Z3Z4Z5

Yov константа 01 t 1000

Yl 2 Х2Х1 Х2Х1;

yi X2xi;

22 У2,

Z3 yi; Z4 x2Xivxi;

J-5 Z4.

fyi - хз;

Lz5 хз;

.

Таким образом, в этом случае сокращаетс  разр дность констант и число выходов блока 1.

П р и м е р 2. Конкретна  реализаци  дл  вычислени  многоразр дной булевой функции {вход разрешени  второго мультиплексора обнулен),

Пусть разр дность входов 19 равна 4, входов 20, 21 - 4; дл  простоты полагают, что число конъюнкций равно 3 (т.е. имеетс  два элемента 4.1, 4.2), число выходов 24 равно 4 (возможно 16 состо ний автомата).

Например, необходимо вычисл ть следующие функции полной системы функций, описывающих автомат:

21 Х1Х2ХЗХ4Х5Х6Х7Х8Х9ХЮХ11Х12, yi(t+1) У2У1Х2ХЗХ4Х12 Х7Х8

Тогда константы имеют вид: Дл  первого устройства:

У2 Уз -

.10 10 10 10 00

-234 I 2 3 l 1 2 3 00 00ЈЈ, ,

У гипГ

В этой константе перва  часть учитывает четыре входных переменных (19), втора  часть учитывает внутренние переменные (в данном случае две - yayi), треть  часть содержит группу I учета результатов внешних вычислений дл  первой конъюнкции, дл  второй И и третьей III конъюнкций,

Первые два разр да в группе I нулевые; это означает, что дл  вычислени  первой конъюнкции необходим учет вычислений в двух внешних устройствах, вычисл ющих соответственно подконъюнкции.

Программируемые логические устройства дл  реализации таких многоразр дных

булевых функций можно соединить так, как, например, указано на фиг.2.

Здесь XI означает подключение разр дов Х1Х2ХЗХ4, Х2-5$Х6Х7Х8, ХЗ - Х9Х1ХЦХ12 ВХОДНОГО двенадцатиразр дного сигнала.

Втора  константа имеет вид:

Здесь О во втором разр де группы II означает необходимость учета при вычислении второй конъюнкции результата вычислений э третьем устройстве (вход 21.3). Треть  константа:

Здесь О во втором разр де группы III означает необходимость учета при вычислении третьей конъюнкции результата вычислений во втором устройстве (вход 21.4).

Константы дл  второго устройства.

В нем вычисл ютс  следующие под- шныонкции:

1) Х5Х6Х7Х82) Х7Х8

Поэтому константы имеют вид:

Х5 Хб X Х8

11 5 „ И о Ј0 оо оо и. iJJJ, JJJJ. иД-Ь

1хТ i « га

все группы битов третьей части равны единице , т.е. результат подконъюнкции формируетс  без учета других устройств.

Х7Х8

х. ;,

10 01

00 00 00 00 lit

Третье устройство также вычисл ет три

константы:

Х9ХЮХ11Х12,Х12

Константы имеют вид:

Х9Х10Х11Х12

х

ю

« «и

01J 00 00 00 1 | J til I, .Mil,

У IПIII

все группы битов третьей части равны единице , так как и здесь результат подконъюнкции не займет от других устройств.

Возможно построение пирамидальных структур, когда, например, к устройствам ПЛУ 2, 3 (фиг.2) подключены другие устройства , s к ним, в свою очередь, еще один и т л.

Таким образом, обеспечиваетс  возможность наращивани  разр дности, т.е. увеличение рангов вычисл емых конъюнкций: естественно, с учетом увеличивающейс  задержки необходимо снижение частоты внешнего тактового генератора.

Технико-экономическа  эффективность предлагаемого программируемого логического устройства заключаетс  в следующем. Расшир етс  область применени  на задачи реализации последовательностного автомата . Предлагаемое устройство может реализовывать как комбинационные, так и последовательностные автоматы в отличие от прототипа, который может реализовывать комбинационные автоматы (не завис щие от текущего внутреннего состо ни ). Кроме того, возможна реализаци  последовательностного автомата однократным считыванием константы из блока пам ти (дл  данного номера алгоритма - номера автомата ) либо считыванием констант, соответствующих состо ни м автомата, что в р де случаев дает возможность сократить разр дность информационных входов устройства дл  одного и того же автомата.

Предлагаемое устройство обеспечивает возможность наращивани  рангов вычисл емых конъюнкций, т.е. строить разр дона- ращиваемые устройства из одинаковых моделей дл  реализации многоразр дных булевых функций, которыми, как правило, описываетс  алгоритм управлени  большинством технических систем, оборудовани  и пр., особенно резервированных,

Така  возможность отсутствует у прототипа .

Claims (1)

1. Формула изобретени 

   Программируемое логическое устройство , содержащее К групп по n+s элементов И с трем  состо ни ми выхода, где К - максимально возможное количество одновременно вычисл емых конъюнкций, п - максимальна  разр дность входного сигнала , s -максимальна  разр дность кода внутреннего состо ни  реализуемых автоматов, К групп по n+s элементов И-НЕ с трем  состо ни ми выхода, первую группу К элементов И, L групп по К элементов И, где L- максимально возможное количество одновременно вычисл емых булевых функций; группу L элементов ИЛИ. причем выходы элементов И-НЕ с трем  состо ни ми выхода каждой из К групп соединены с выходами соответствующих элементов И с трем  состо ни ми выхода соответствующей группы и с соответствующими входами соответствующего элемента И первой группы К элементов И. выходы которой соединены с первыми входами соответствующих элементов И каждой из L по К групп элементов И, выходы элементов И каждой из L групп по К элементов И подключены к соответствующим входам соответствующего элемента

   ИЛИ группы L элементов ИЛИ. о т л и ч а ю- щ е е с   тем, что. с целью расширени  области применени  путем обеспечени  возможности наращивани  рангов вычисл емых конъюнкций, в него воедены блок оперативной пам ти констант, регистр, К групп по R элементов ИЛИ, где R - количество входов расширени , втора  группа К элементов И, два групповых мультиплексора , инвертор и шинный формирователь, причем выходы группы L элементов ИЛИ

    вл ютс  соответствующими информационными входами регистра, перва  группа m разр дов выхода которого  вл етс  информационным входом шинного формировател , а втора  S-разр дна  группа - выходом кода состо ни  устройства, где s+m L, и первым информационным входом второго группового мультиплексора, выход которого  вл етс  первой группой адресных входов блока оперативной пам ти констант, второй группой адресных входов которой  вл етс  выход первого группового мультиплексора, первым, вторым информационным и адресным входами которого  вл ютс  входы кода алгоритма, старших адресов записи и настройки устройства соответственно, вторым информационным, адресным и входом разрешени  второго группового мультиплексора  вл ютс  входы младших адресов записи, настройки и разрешени  устройства соответственно, входами разрешени  данных и записи блока оперативной пам ти констант  вл ютс  входы разрешени , входы-выходы и записи устройства соответственно , вход синхронизации регистра  вл етс  входом синхронизации устройства , вход настройки устройства подключен к входу инвертора, выход которого  вл етс  входом разрешени  шинного формировател , выход которого  вл етс  входом-выходом устройства, нечетные выходы каждой из К групп по n+s и выходы настройки конъюнкций блока оперативной пам ти констант  вл ютс  первыми входами соответствующих К групп элементов И с трем  состо ни ми выхода, а четные - первыми входами соответствующих К групп элементов И-НЕ с трем  состо ни ми выхода, KL-выходов настройки функций блока оперативной пам ти констант подключены к вторым входам соответствующих из L групп по К элементов И, К групп по R выходов расширени  блока оперативной пам ти констант  вл ютс  первыми входами соответствующих им К групп по R элементов ИЛИ, вторыми входами которых  вл ютс  соответствующие входы расширени  устройства, а выходы каждой из К групп по R элементов ИЛИ подключены к соответствующим входам соответствующего элемента И второй группы К элементов И, выходы которых  вл ютс  (п+5-Н)-ми входами соответствующих элементов И первой группы, втора  группа s- выходов регистра подключена к информационным входам соответствующей пары элементов И, И-НЕ каждой из групп n+s элементов И. И-НЕ с трем  состо ни ми выхода, выходы элементов И первой группы К элементов И  вл ютс  выходами расширени  устройства.

   Фае. 2

   { Начало

   Л, /z, z.

   Z3

   Л3/24

   A4/Z,z,

   С ко#еч }

   00

   6 /гг z

   фиг Ъ

   ХЗ