RU1774497C - Automatic phase locking unit - Google Patents
Automatic phase locking unitInfo
- Publication number
- RU1774497C RU1774497C SU904799088A SU4799088A RU1774497C RU 1774497 C RU1774497 C RU 1774497C SU 904799088 A SU904799088 A SU 904799088A SU 4799088 A SU4799088 A SU 4799088A RU 1774497 C RU1774497 C RU 1774497C
- Authority
- RU
- Russia
- Prior art keywords
- input
- flip
- output
- trigger
- pulses
- Prior art date
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
Изобретение относитс к проводной св зи. Цель изобретени - повышение помехоустойчивости устройства. Дл достижени цели введены четыре D-триггера 3-6, элемент НЕ 8, элемент И 10, Т-триггер 9, блок задержки 12. С помощью D-триггеров 3, 4 и делител 11 частоты определ етс наличие и знак рассогласовани на пр же- ни деленной тактовой частоты относите л ыио- переднего фронта импульсов цифровой} сигнала. Отсутствию рассогласовани соответствует попадание переднего фронта импульсов входного сигнала в интервал между задним фронтом задержанного и передним фронтом незадержанного напр жени тактовой частоты. При этом передним фронтом напр жени задержанной тактовой частоты осуществл етс стробирование импульсов цифрового сигнала в регенераторе. Врем задержки выбираетс так, чтобы интервал согласовани был шире, чем максимальный уровень временных флуктуации импульсов входного сигнала, но меньше половины периода тактовой частоты. 3 ил. feThe invention relates to wired communications. The purpose of the invention is to increase the noise immunity of the device. To achieve the goal, four D-flip-flops 3-6, element НН 8, element И 10, Т-flip-flop 9, delay unit 12 are introduced. Using D-flip-flops 3, 4 and frequency divider 11, the presence and sign of mismatch are determined on the other - not divided clock frequency, relate to the leading edge of the pulses of the digital signal}. The absence of a mismatch corresponds to the falling edge of the input signal pulses falling between the trailing edge of the delayed and the rising edge of the uncontrolled clock voltage. In this case, the leading edge of the voltage of the delayed clock frequency is the gate of the pulses of the digital signal in the regenerator. The delay time is chosen so that the matching interval is wider than the maximum level of temporal fluctuations of the pulses of the input signal, but less than half the clock period. 3 ill. fe
Description
VIVI
22
4 Ч VI4 h VI
Изобретение относитс к проводной св зи и предназначено дл использовани в аппаратуре линейных трактов цифровых систем передачи (ЦСП).The invention relates to wired communication and is intended for use in the equipment of linear paths of digital transmission systems (DSPs).
Известно устройство автоподстройки частоты цифрового сигнала (патент США NS 3420956, кл. Н 04 L 7/00), содержащее временной детектор, сумматор, фильтр нижних частот (ФНЧ), генератор, управл емый напр жением (ГУН), и формирователь компенсирующего сигнала, и реализующее способ уменьшени временных флуктуации , импульсов путем компенсации высоко- частотных составл ющих в спектре управл ющего напр жени ГУН.A device for automatically adjusting the frequency of a digital signal is known (US patent NS 3420956, class Н 04 L 7/00), comprising a time detector, an adder, a low-pass filter (LPF), a voltage-controlled oscillator (VCO), and a compensating signal shaper, and implementing a method of reducing temporary fluctuations of pulses by compensating for the high frequency components in the VCO control voltage spectrum.
Реализаци такого компенсационного способа возможна лишь дл временных флуктуации, возникающих при согласовании скорости записи и считывани цифрового сигнала в оборудовании временного группообразовани ,и не обеспечивает компенсации временных флуктуации, вносимых в сигнал трактом передачи.The implementation of such a compensation method is possible only for temporary fluctuations that occur when the recording speed and reading of the digital signal in the temporal grouping equipment are matched, and does not compensate for the temporary fluctuations introduced into the signal by the transmission path.
Известно также устройство дл фазовой синхронизации сигнала (авт. св. № 1401630, кл. Н 04 L 7/02), содержащее блоки выделени и задержки фронтов сигнала, генератор высскостабильной частоты, коммутатор, преобразователь, регистр рассогласовани , интегратор, ГУН, делитель частоты и счетчик синхроимпульсов.Also known is a device for phase synchronization of a signal (ed. No. 1401630, class H 04 L 7/02), which contains blocks for isolating and delaying signal edges, a highly stable frequency generator, a switch, a converter, a mismatch register, an integrator, a VCO, a frequency divider and a clock counter.
Устройство предназначено дл решени задачи фазовой синхронизации напр жени тактовой частоты и приход щего сигнала путем заполнени интервала рассогласовани импульсами высокой частоты и счета этих1 импульсов.The device is intended to solve the problem of phase synchronization of the clock frequency and the incoming signal by filling the mismatch interval with high frequency pulses and counting these 1 pulses.
Напр жение тактовой частоты, сфази- рованной с частотой сигнала, может быть использовано дл регенерации флуктуирующих по фазе импульсов сигнала. При этом, благодар наличию интегратора на входе ГУН, достигаетс снижение уровн высокочастотных составл ющих временных флуктуации в регенерированном сигнале, однако, низкочастотные составл ющие временных дрожаний,попадающие в полосу частот пропускани интегратора, остаютс неизменными.The voltage of the clock frequency, phased with the frequency of the signal, can be used to regenerate phase fluctuating signal pulses. In this case, due to the presence of an integrator at the VCO input, a decrease in the level of high-frequency components of time fluctuations in the regenerated signal is achieved, however, low-frequency components of temporary jitter falling in the passband of the integrator remain unchanged.
В качестве прототипа предлагаемого устройства выбрано наиболее близкое по структуре устройство фазовой автоподстройки частоты (ФАПЧ) (патент США № 4596937, кл. Н 03 L 7/00, Н 03 D 3/24), содержащее шину входного сигнала, соединенную с информационным входом регенератор импульсов, генератор высокой частоты и делитель частоты, и обеспечивающее ступенчатое фазирование деленной (тактовой) частоты с передним фронтом импульсов сигнала, записываемых в блок буферной пам ти. Дл фазировани сигнала и тактовой частоты в прототипе используетс формирователь импульсов сброса, соединенный с установочными входами блока буферной пам ти, делител частоты и регенератора импульсов.As a prototype of the proposed device, the most similar in phase structure to the phase locked loop (PLL) (US patent No. 4596937, CL H 03 L 7/00, H 03 D 3/24) is selected, containing the input signal bus connected to the information input of the regenerator pulses, a high frequency generator and a frequency divider, and providing stepwise phasing of the divided (clock) frequency with a leading edge of the signal pulses recorded in the buffer memory unit. For phasing the signal and the clock frequency, the prototype uses a reset pulse generator connected to the installation inputs of the buffer memory unit, the frequency divider and the pulse regenerator.
Устройство-прототип обеспечивает подавление временных флуктуации импульсовThe prototype device provides suppression of temporary fluctuations of pulses
0 в регенерированном сигнале только в том случае, если уровень временных флуктуации импульсов во входном сигнале не превышает половины периода высокой частоты, поступающей с генератора. При более0 in the regenerated signal only if the level of temporary fluctuations of the pulses in the input signal does not exceed half the period of the high frequency coming from the generator. At more
5 значительном уровне временных флуктуации входных импульсов происходит срыв фазировани , привод щий к ошибочной регенерации символов.At a significant level of temporary fluctuations in the input pulses, a phasing failure occurs, leading to erroneous character regeneration.
Целью изобретени вл етс повыше0 ние помехоустойчивости устройства.The aim of the invention is to increase the noise immunity of the device.
Дл достижени поставленной цели в устройство фазовой автоподстройки частоты , содержащее делитель частоты, регенератор импульсов, информационный входTo achieve this goal, a phase-locked loop containing a frequency divider, a pulse regenerator, an information input
5 которого вл етс входом устройства, и генератор высокой частоты, введены четыре D-триггера, блок задержки, элемент И и последовательно соединенные элемент НЕТ и Т-триггер, выход которого подключен5 of which is the input of the device and the high-frequency generator, four D-flip-flops, a delay unit, an And element and series-connected NO element and a T-trigger, the output of which is connected, are introduced
0 ко входу делител частоты, выход которого соединен со входом блока задержки и с информационным входом первого D-триггера, синхронизирующий вход которого соединен с синхронизирующим входом второго0 to the input of the frequency divider, the output of which is connected to the input of the delay unit and to the information input of the first D-trigger, the synchronizing input of which is connected to the synchronizing input of the second
5 D-триггера и с информационным входом регенератора импульсов, синхронизирующий вход которого соединен с выходом блока задержки, с информационным входом второго D-триггера и с установочным входом5 D-flip-flop and with the information input of the pulse regenerator, the synchronizing input of which is connected to the output of the delay unit, with the information input of the second D-flip-flop and with the installation input
0 третьего D-триггера, информационный и синхронизирующий входы и выход которого соединены соответственно с выходом первого О-триггера,с инверсным выходом генератора высокой частоты и с запрещающим0 of the third D-flip-flop, the information and synchronizing inputs and the output of which are connected respectively to the output of the first O-flip-flop, with the inverse output of the high-frequency generator and with the inhibit
5 входом элемента НЕТ, сигнальный вход и инверсный выход которого соединены соответственно с пр мым выходом генератора высокой частоты и с первым входом элемента И, второй вход и выход которого соедине0 ны соответственно с выходом четвертого D-триггера, к информационному входу которого подключен выход второго D-триггера, и с установочным входом Т-триггера, который соединен с установочным входом чет5 вертого D-триггера, к синхронизирующему рходу которого подключен выход Т-триггера , и с установочным входом второго D-триггера , при этом выход третьего D-триггера подключен к установочному входу первого D-триггера.5 by the input of the NO element, the signal input and the inverse output of which are connected respectively to the direct output of the high-frequency generator and to the first input of the And element, the second input and output of which are connected respectively to the output of the fourth D-trigger, to the information input of which the output of the second D -trigger, and with the installation input of the T-trigger, which is connected to the installation input of the fourth D-trigger, to the synchronizing input of which the output of the T-trigger is connected, and with the installation input of the second D-trigger, q third D-flip-flop is connected to the mounting input of the first D-flip-flop.
Сущность предложенного изобретени заключаетс в следующем.The essence of the proposed invention is as follows.
1.С помощью первого и второго D-триг- геров и делител частоты, соединенного непосредственно и через блок задержки с информационными входами D-триггеров, определ етс наличие и знак рассогласовани напр жени деленной тактовой частоты относительно переднего фронта импульсов цифрового сигнала. Отсутствию рассогласовани (оба D-триггера наход тс в нулевых состо ни х} соответствует попадание переднего фронта импульсов входного сигнала в интервал между задним фронтом задержанного и передним фронтом незадержанного напр жени тактовой частоты. При этом передним фронтом напр жени задержанной тактовой частоты осуществл етс стробиро- вание (регенераци во времени) импульсов цифрового сигнала в регенераторе.1. Using the first and second D-flip-flops and a frequency divider connected directly and through a delay unit to the information inputs of the D-flip-flops, the presence and sign of the voltage mismatch of the divided clock frequency relative to the leading edge of the digital signal pulses are determined. The absence of a mismatch (both D-flip-flops are in zero state) corresponds to the falling edge of the input pulse in the interval between the trailing edge of the delayed and the rising edge of the uncontrolled clock voltage. In this case, the leading edge of the delayed clock frequency is gated the generation (regeneration in time) of the pulses of the digital signal in the regenerator.
Врем задержки т3 выбираетс так, чтобы интервал согласовани (нулева зона ) А (Т/2 - Г3 ) был шире, чем максимальный уровень временных флуктуации импульсов входного сигнала, но меньше половины периода тактовой частоты. Отсюда, в частности, следует, что в предлагаемом устройстве обеспечигаетс возможность безошибочной регенерации импульсов (т.е. восстановление временных положений импульсов в последовательности) при уровне временных флуктуации входного сигнала в N раз (N - коэффициент делени частоты) большем, чем в устройстве-прототипе. Следовательно , предложенное устройство обладаетболеевысокой помехоустойчивостью к временным флукту- аци м входного сигнала по сравнению с прототипом.The delay time t3 is chosen so that the matching interval (zero zone) A (T / 2 - G3) is wider than the maximum level of temporal fluctuations of the input signal pulses, but less than half the clock frequency period. From this, in particular, it follows that the proposed device provides the possibility of error-free pulse regeneration (i.e., restoration of the temporary positions of the pulses in the sequence) at the level of temporary fluctuations in the input signal N times (N is the frequency division coefficient) greater than in the device prototype. Therefore, the proposed device has a higher noise immunity to temporary fluctuations of the input signal in comparison with the prototype.
2.При наличии рассогласовани вида 10 (т.е. при уровн х 1 и 0 на выходах первого и второго D-триггеров соответственно) с помощью третьего D-триггера и схемы НЕТ запрещаетс один период колебани напр жени высокой частоты, снимаемого с выхода генератора высокой частоты (ГВЧ). Запрещенный период высокой частоты вл етс тем дискретным интервалом, на величину которого в процессе согласовани осуществл етс временной сдвиг деленной тактовой частоты до момента фазировани ее с сигналом. Этой же величиной определ етс максимально возможный уровень смещени временного положени регенерированных импульсов. Следовательно, в предлагаемом устройстве достигаетс N- кратное уменьшение временных флуктуации регенерированных импульсов по2. If there is a mismatch of type 10 (i.e., at levels 1 and 0 at the outputs of the first and second D-flip-flops, respectively) using the third D-flip-flop and the NO circuit, one period of high-frequency voltage oscillation taken from the generator output is prohibited high frequency (GHF). The forbidden period of the high frequency is that discrete interval by the amount of which, during the matching process, a time shift of the divided clock frequency is performed until it is phased with the signal. The same value determines the maximum possible level of displacement of the temporal position of the regenerated pulses. Therefore, in the proposed device is achieved N-fold decrease in temporary fluctuations of the regenerated pulses in
сравнению с уровнем временных флуктуации импульсов входного сигнала.compared with the level of temporary fluctuations in the pulses of the input signal.
3. При наличии рассогласовани вида 01 (т.е. при уровн х 0 и 1 на выходах первого и3. If there is a mismatch of type 01 (ie, at levels 0 and 1 at the outputs of the first and
второго D-триггеров соответственно) с помощью четвертого D-триггера, элемента И и Т-триггера обеспечиваетс формирование импульса сброса, осуществл ющего дополнительное переключение Т-триггера, чтоthe second D-flip-flops, respectively) by means of the fourth D-flip-flop, the element I and the T-flip-flop, a reset pulse is generated, which additionally switches the T-flip-flop, which
0 приводит к временному сдвигу деленной тактовой частоты в противоположном направлении .0 leads to a temporary shift of the divided clock frequency in the opposite direction.
Благодар возможности определени знака -рассогласовани и изменени на5 правлени временного сдвига достигаетс повышение помехоустойчивости предложенного устройства к воздействию временных флуктуации входного сигнала, так как увеличение их уровн и изменение знакаDue to the possibility of determining the sign of mismatch and changing the direction of the time shift, an increase in the noise immunity of the proposed device to the effects of temporary fluctuations of the input signal is achieved, since an increase in their level and a change in sign
0 рассогласовани между сигналом тактовой частоты генератора не приводит, в отличие от прототипа, к срыву фазировани , а вызывает лишь смещение моментов регенерации (и следовательно, временного положени 0 mismatch between the clock signal of the generator does not, unlike the prototype, disrupt the phasing, and only causes a shift in the moments of regeneration (and therefore the temporary position
5 одного из регенерированных импульсов сигнала) на один период высокой частоты. Таким образом, введение новых узлов и функциональных св зей в предложенном устройстве обеспечивает существенное по0 вышение помехоустойчивости устройства к. воздействию временных флуктуации импульсов входного сигнала. Других известных технических решений с признаками, сходными с признаками, отличающими за5 вл емое техническое решение от прототипа , при поиске не обнаружено, следовательно, за вл емое техническое решение обладает существенными отличи ми. На фиг. 1 приведена функциональна 5 of one of the regenerated pulses of the signal) for one period of high frequency. Thus, the introduction of new nodes and functional connections in the proposed device provides a significant increase in the noise immunity of the device to the effect of temporary fluctuations in the pulses of the input signal. No other known technical solutions with features similar to those distinguishing the claimed technical solution from the prototype were found during the search; therefore, the claimed technical solution has significant differences. In FIG. 1 shows the functional
0 схема предлагаемого устройства; на фиг. 2 и 3 - временные диаграммы, по сн ющие его работу.0 diagram of the proposed device; in FIG. 2 and 3 are time diagrams explaining its operation.
На фиг. 1 обозначено: 1 - шина входного сигнала; 2 - регенератор импульсоз; 3-6 5 D-триггеры; 7 - генератор высокой частоты; 8 - схема НЕТ; 9 - Т-триггер; 10 - элемент И; 11 - делитель частоты; 12 - Ьлок задержки .In FIG. 1 is indicated: 1 - input signal bus; 2 - pulse regenerator; 3-6 5 D-flip-flops; 7 - high frequency generator; 8 - scheme NO; 9 - T-trigger; 10 - element And; 11 - frequency divider; 12 - Lok delay.
На фиг. 2 и 3 обозначено: Т - периодIn FIG. 2 and 3 are indicated: T - period
0 высокой частоты; t - текущее врем ; Д- интервал согласовани .0 high frequency; t is the current time; D is the matching interval.
Шина входного сигнала 1 соединена с информационным входом регенератора импульсов 2 и с синхронизирующими входамиThe input signal bus 1 is connected to the information input of the pulse generator 2 and to the clock inputs
5 двух D-триггеров З и 4. Выходы D-триггеров 3 и 4 соединены с информационными входами D-триг. эров 5 и 6. Пр мой и инверсный выходы генератора высокой частоты 7 подключены соответственно к сигнальному входу схемы НЕТ 8 и к синхронизирующему5 of two D-flip-flops Z and 4. The outputs of the D-flip-flops 3 and 4 are connected to the information inputs of the D-flip-flops. eras 5 and 6. The direct and inverse outputs of the high-frequency generator 7 are connected respectively to the signal input of the circuit NO 8 and to the synchronizing
входу D-триггера 5, выход которого соединен с запрещающим входом схемы НЕТ 8 м установочным входом D-триггера З. Пр мой и инверсный выходы схемы НЕТ 8 подключены соответственно к счетному входу Т- триггерз 9 и к входу элемента И 10, другой вход которого соединен с выходом D-триггера 6. Выход элемента И 10 соединен с установочными входами D-триггеров 4 и б и Т-триггера 9 выход которого соединен с входом делител частоты 11 и с синхронизирующим входом D-триггера 6. Выход делм- тел частоты 11 соединен с информационным входом D-триггера З ы с входом блока задержки 12, выход которого соединен с информационным входом D- триггера 4, установочным входом D-трмгге- ра 5 и с синхронизирующим входом регенератора импульсов 2, выход которого вл етс выходом устройства.the input of the D-flip-flop 5, the output of which is connected to the inhibitory input of the circuit NO 8 m installation input D-flip-flop Z. The direct and inverse outputs of the circuit NO 8 are connected respectively to the counting input of the T-flip-flops 9 and to the input of the element And 10, the other input of which connected to the output of the D-flip-flop 6. The output of the And 10 element is connected to the installation inputs of the D-flip-flops 4 and b and the T-flip-flop 9 whose output is connected to the input of the frequency divider 11 and to the synchronizing input of the D-flip-flop 6. The output of the frequency divider 11 connected to the information input of the D-trigger Z s with the input of the block for holder 12, the output of which is connected to the information input of the D-trigger 4, the installation input of the D-trigger 5 and with the clock input of the pulse generator 2, the output of which is the output of the device.
Устройство работает следующим образом ,The device operates as follows,
Импульсы входного сигнала (фиг, 2а, фиг. За) с временными флуктуаци ми переднего и заднего фронтов импульса (заштрихованные области на фиг, 2а и За) с шины 1 подаютс на информационный вход регенератора 2 и на синхронизирующие входы двух D-триггеров З и 4. На информационный вход первого D-триггера З подаетс напр жение деленной тактовой частоты непосредственно с выхода делител 11 частоты (фиг. 26. 36). На информационный вход второго D-триггера 4, на стробирующий вход регенератора 2 и на установочный вход D- триггера 5 подаетс задержанна последовательность тактовой частоты (фиг. 2в, Зв} с выхода блока задержки 12.The pulses of the input signal (Fig. 2a, Fig. 3a) with temporary fluctuations of the leading and trailing edges of the pulse (shaded areas in Figs. 2a and 3a) from bus 1 are fed to the information input of regenerator 2 and to the synchronizing inputs of two D-flip-flops Z and 4. The information of the first D-flip-flop 3 is supplied with the voltage of the divided clock frequency directly from the output of the frequency divider 11 (Fig. 26. 36). A delayed clock sequence (Fig. 2c, Sv} from the output of delay unit 12 is supplied to the information input of the second D-flip-flop 4, to the gate input of the regenerator 2 and to the installation input of the D-flip-flop 5.
При дальнейшем описании работы устройства необходимо учитывать различные случаи взаимного расположени переднего фронта импульсов сигнала и напр жени тактовой частоты:In the further description of the operation of the device, it is necessary to take into account various cases of the mutual arrangement of the leading edge of the signal pulses and the voltage of the clock frequency:
1.Попадание переднего фронта импульсов , т.е. заштрихованной области возможных его положений, в интервал А между задним фронтом напр жени задержанной тактовой частоты и передним фронтом напр жени незадержанной тактовой частоты, что соответствует отсутствию рассогласовани сигнала и тактовой частоты. При отсутствии рассогласовани фронтом импульса сигнала обеспечиваетс запись нулей в оба D-триггера З и 4.1. Impact of the leading edge of the pulses, i.e. the shaded region of its possible positions, in the interval A between the trailing edge of the voltage of the delayed clock frequency and the leading edge of the voltage of the uncontrolled clock frequency, which corresponds to the absence of a mismatch of the signal and the clock frequency. In the absence of a mismatch in the pulse front of the signal, zeros are recorded in both D-flip-flops 3 and 4.
2.Смещение вправо (задержка) области возможных положений фронта импульса сигнала относительно интервала Д« что соответствует наличию рассогласовани вида 10, т.е. фронтом импульса сигнала в D-трмггер 3 записываетс единица, а в D-триггер 4 - нуль.2. The shift to the right (delay) of the region of possible positions of the pulse front of the signal relative to the interval Д "which corresponds to the presence of a mismatch of type 10, i.e. by the edge of the signal pulse, one is recorded in the D-trigger 3, and zero is recorded in the D-trigger 4.
3, Смещение влево (опережение) обла- ста возможных положений фронта импульсз сигнала относительно интервала А, что соответствует наличию рассогласовани вида 01, т,е. фронтом импульса в D-триггер З записываетс нуль, а в D-триггер 4 - единица ,3, Left shift (leading) is the region of possible positions of the pulse front of the signal relative to interval A, which corresponds to the presence of a mismatch of the form 01, t, e. the front of the pulse in the D-flip-flop Z is written zero, and in the D-flip-flop 4 - one,
4. Попадание переднего фронта импульса в интервал между передним фронтом задержанной тактовой частоты и задним фронтом незадержанной тактовой частоты, что соответствует наличию рассогласовани 4. Hit the leading edge of the pulse in the interval between the leading edge of the delayed clock frequency and the trailing edge of the delayed clock frequency, which corresponds to the presence of a mismatch
вида 11, т.е. фронтом импульса обеспечиваетс запись единиц в оба D-триггера З и 4. Отсутствие рассогласовани на фиг. 2 и 3 имеет место, если передний фронт импульса сигнала находитс в той части заштрихоаанной области (фиг. 2а и За), котора совмещена во времени с интервалом А. При этом временного сдвига деленной тактовой частоты не происходит (фиг. 26 и 36) и, следовательно, не измен етс положениеtype 11, i.e. the front of the pulse ensures the recording of units in both D-flip-flops Z and 4. The absence of a mismatch in FIG. 2 and 3 takes place if the leading edge of the signal pulse is in that part of the shaded area (Figs. 2a and 3a) that is aligned in time with interval A. However, there is no time shift of the divided clock frequency (Figs. 26 and 36) and therefore, the position does not change
фронта напр жени задержанной тактовой частоты (фиг. 2в и Зв), осуществл ющего стробирование импульсов сигнала в регенераторе 2, При наличии рассогласовани вида 10 (на фиг, 2 это соответствуетthe voltage front of the delayed clock frequency (Fig. 2B and Sv), performing the gating of the signal pulses in the regenerator 2, If there is a mismatch of type 10 (in Fig. 2, this corresponds to
положению переднего фронта импульса в правой части заштрихованной области) передним фронтом импульса сигнала в D-триггер 3 записываетс 1 (фиг, 2г), а в D-триггер 4-0. Напр жением высокой частоты с инверсного выхода генератора 7 (фиг, 2д) эта единица записываетс в D-триггер 5, на выходе которого.формируетс импульс (фиг. 2е), обеспечивающий с помощью схемы НЕТ 8 запрет одного импульса в последовательности высокой частоты (фиг. 2ж), а также сброс в нулевое состо ние D-триггера З. С пр мого выхода схемы НЕТ 8 последовательность с запрещенным импульсом (фиг. 2ж) подаетс на счетный вход Т-триггера 9,the position of the leading edge of the pulse on the right side of the shaded area) by the leading edge of the pulse of the signal, 1 is written in the D-trigger 3 (Fig. 2d), and in the D-trigger 4-0. By the high-frequency voltage from the inverse output of the generator 7 (Fig. 2e), this unit is recorded in the D-flip-flop 5, at the output of which a pulse is generated (Fig. 2e), which, using the NO 8 circuit, prohibits one pulse in the high-frequency sequence (Fig. .2g), as well as resetting to the zero state of the D-flip-flop Z. From the direct output of the circuit NO 8, a sequence with a forbidden pulse (Fig. 2g) is supplied to the counting input of the T-flip-flop 9,
с выхода которого снимаетс периодическа последовательность (фиг. 2з) с наруше- нием типа сдвоенный импульс (или инверсна ей последовательность в зависимости от исходного состо ни Т-триггера 9).from the output of which a periodic sequence is removed (Fig. 2h) with a violation of the double pulse type (or its inverse sequence, depending on the initial state of the T-flip-flop 9).
Эта последовательность подаетс на делитель частоты 11, в котором осуществл етс деление до тактовой частоты. На фиг. 2и, к дл нагл дности показано последовательное деление при малом коэффициенте делени (). Сравнение фазы напр жени тактовой частоты при наличии (фиг, 2к) и отсутствии (фиг. 26) рассогласовани показывает , в каком направлении осуществл етс временной сдвиг тактовой частотыThis sequence is applied to the frequency divider 11, in which division is performed to the clock frequency. In FIG. 2c, for clarity, sequential division is shown with a small division coefficient (). Comparison of the phase of the clock frequency voltage in the presence (Fig. 2k) and the absence (Fig. 26) of a mismatch shows in which direction the clock frequency is shifted
относительно сигнала при рассогласовании вида 10.relative to the signal at a mismatch of type 10.
Напр жение тактовой частоты подаетс на информационный вход D-триггера З и на вход блока задержки 12. Напр жение за- держанной тактовой частоты (фиг. 2л) с выхода блока задержки 12 подаетс на информационный вход D-триггера 4, на установочный вход D-триггера 5 и на синхронизирующий вход регенератора 2, с помощью которого обеспечиваетс восстановление временных положений импульсов сигнала (фиг. 2м).The clock frequency voltage is supplied to the information input of the D-flip-flop 3 and to the input of the delay unit 12. The voltage of the delayed clock frequency (Fig. 2l) from the output of the delay unit 12 is supplied to the information input of the D-flip-flop 4, to the installation input D- trigger 5 and to the synchronizing input of the regenerator 2, with the help of which the restoration of the temporary positions of the signal pulses is provided (Fig. 2m).
Полученный в процессе согласовани временной сдвиг тактовой частоты (фиг, 2к) позвол ет обеспечить уже в следующем тактовом интервале попадание всей заштрихованной области возможных положений переднего фронта импульсов сигнала, в нулевую зону А, т.е. фазирование сигнала и тактовой частоты. При наличии рассогласовани вида 01 (на фиг. 3 это соответствует положению переднего фронта импульса (фиг. За) в нулевой части заштрихованной области, не совпадающей с интервалом А (фиг. 36, в) ) передним фронтом импульса сигнала в D-триггер З записываетс нуль, а в D-триггер 4 - единица (фиг. Зг). При нулевых состо ни х D-триггера З и соединенного с ним D-триггера 5 запрещающий импульс на запрещающем входе НЕТ 8 отсутствует , и последовательность высокой частоты (фиг. Зд) с пр мого выхода генератора высокой частоты 7 без изменений поступает на счетный вход Т-триггера 9, формиру на его выходе периодическую последовательность (фиг. Зе). С выхода Т-триггера 9 эта последовательность подаетс на делитель 11 частоты и на синхронизирующий вход D-триггера 6, обеспечива тем са- мым запись в D-триггер б единицы (фиг. Зж), поступающей с выхода D-триггера 4. Единичное состо ние D-триггера 6 обеспечивает прохождение через элемент И 10 импульса (фиг. Зз) из инверсной последова- тельности высокой частоты, который подаетс одновременно на установочные входы Т-триггера 9 и D-триггеров 4 и 6, устанавлива их в нулевые состо ни . Сброс Т-триггера 9 (фиг. Зе) вносит нарушение в периодическую последовательность на его выходе, которое эквивалентно воздействию дополнительного импульса на счетный вход Т-триггера 9 (лишнее переключение Т- триггера 9). Это нарушение приводит при дальнейшем процессе делени частоты в делителе 11, к временному сдвигу напр жений деленных частот (фиг. Зи, к) на один период колебани высокой частоты.The time shift of the clock frequency obtained in the process of matching (Fig. 2k) makes it possible to ensure that the entire shaded region of the possible positions of the leading edge of the signal pulses falls into the zero zone A, i.e. phasing of a signal and clock frequency. If there is a mismatch of type 01 (in Fig. 3, this corresponds to the position of the leading edge of the pulse (Fig. 3a) in the zero part of the shaded region that does not coincide with the interval A (Fig. 36c)), the leading edge of the pulse of the signal in D-trigger 3 is written zero, and in the D-trigger 4 - one (Fig. Zg). When the D-flip 3 and the D-flip 5 connected to it are at zero, there is no inhibit pulse at the inhibit input NO 8, and the high-frequency sequence (Fig. Zd) from the direct output of the high-frequency generator 7 goes to the counting input T without changes -trigger 9, forming at its output a periodic sequence (Fig. Ze). From the output of the T-flip-flop 9, this sequence is supplied to the frequency divider 11 and to the synchronizing input of the D-flip-flop 6, thereby ensuring recording in the D-flip-flop b of the unit (Fig. 3g) coming from the output of the D-flip-flop 4. A single state D-flip-flop 6 allows a pulse to pass through element I 10 (Fig. 3C) from the inverse high-frequency sequence, which is supplied simultaneously to the setup inputs of the T-flip-flop 9 and D-flip-flops 4 and 6, setting them to zero states. Resetting the T-trigger 9 (Fig. Ze) introduces a violation in the periodic sequence at its output, which is equivalent to the effect of an additional pulse on the counting input of the T-trigger 9 (unnecessary switching of the T-trigger 9). This violation leads, during the further process of frequency division in the divider 11, to a temporary voltage shift of the divided frequencies (Fig. Zi, k) by one period of high frequency oscillation.
Сброс D-триггеров 4 и 6 в нулевые состо ни (фи(. Зг, ж) обеспечивает закрывание элемента И 10 и окончание импульса сброса (фиг. Зз).The reset of the D-flip-flops 4 and 6 to the zero state (phi (. Zr, g) ensures the closure of the And element 10 and the end of the reset pulse (Fig. 3c).
Сравнение фазы напр жений тактовой частоты при наличии (фиг. Зк) и отсутствии (фиг. 36) рассогласовани показывает, в каком направлении осуществл етс сдвиг тактовой частоты относительно сигнала при рассогласовании вида 01.Comparison of the phase of the clock voltage voltages in the presence (Fig. 3c) and absence (Fig. 36) of the mismatch shows in which direction the clock frequency is shifted relative to the signal during the mismatch of type 01.
Напр жение тактовой частоты (фиг. Зк) подаетс на информационный вход D-триггера 3 и на блок задержки 12. Напр жение задержанной тактовой частоты (фиг. Зл) с выхода блока задержки 12 подаетс на информационный вход D-триггера 4, установочный вход D-триггерз 5 и на синхронизирующий вход регенератора 2, обеспечивающего регенерацию импульсов сигнала (фиг. Зм).The voltage of the clock frequency (Fig. ZK) is supplied to the information input of the D-flip-flop 3 and to the delay unit 12. The voltage of the delayed clock frequency (Fig. Zl) from the output of the delay unit 12 is supplied to the information input of the D-flip-flop 4, setting input D -triggers 5 and to the synchronizing input of the regenerator 2, which provides the regeneration of signal pulses (Fig. 3m).
Полученный в результате согласовани временной сдвиг тактовой частоты (фиг. Зк) позвол ет, как и ранее, обеспечивать уже в следующем тактовом интервале попадание всей заштрихованной области возможных положений переднего фронта импульсов сигнала в нулевую зону Д.The time shift of the clock frequency obtained as a result of coordination (Fig. 3c) allows, as before, to ensure that the entire shaded region of the possible positions of the leading edge of the signal pulses falls into the zero zone D.
К рассмотренному случаю сводитс также и работа устройства при наличии рассогласовани вида 11 (т.е. при записи фронтом импульса сигнала единиц в оба D-триггера 3 и 4), Действительно, при рассогласовании вида 11, как и при рассогласовании вида 01, в D-триггере 5 обеспечиваетс нулевое состо ние путем подачи на его установочный вход напр жени задержанной тактовой частоты с выхода блока задержки 12. Следует отметить, ито рассогласование вида 11 может по вл тьс практически только в первоначальный момент включени сигнала и при дальнейшей работе устройства не возникает .The operation of the device is also reduced to the case considered in the presence of a mismatch of type 11 (i.e., when the front of the pulse records the signal of units in both D-flip-flops 3 and 4). Indeed, with a mismatch of type 11, as with a mismatch of type 01, in D -trigger 5 provides a zero state by applying a delayed clock voltage to its installation input from the output of delay unit 12. It should be noted that a mismatch of type 11 can appear almost only at the initial moment of switching on the signal and during further operation device does not occur.
Таким образом, предлагаемое устройство обеспечивает существенное повышение помехоустойчивости устройства к воздействию временных флуктуации импульсов входного сигнала.Thus, the proposed device provides a significant increase in the noise immunity of the device to the effects of temporary fluctuations in the pulses of the input signal.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU904799088A RU1774497C (en) | 1990-03-05 | 1990-03-05 | Automatic phase locking unit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU904799088A RU1774497C (en) | 1990-03-05 | 1990-03-05 | Automatic phase locking unit |
Publications (1)
Publication Number | Publication Date |
---|---|
RU1774497C true RU1774497C (en) | 1992-11-07 |
Family
ID=21500263
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU904799088A RU1774497C (en) | 1990-03-05 | 1990-03-05 | Automatic phase locking unit |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU1774497C (en) |
-
1990
- 1990-03-05 RU SU904799088A patent/RU1774497C/en active
Non-Patent Citations (1)
Title |
---|
Патент US № 4596937, кл. Н 03 L7/00. 1988. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7187738B2 (en) | Processing high-speed digital signals | |
US5592125A (en) | Modified bang-bang phase detector with ternary output | |
US5285483A (en) | Phase synchronization circuit | |
JP3084151B2 (en) | Information processing system | |
EP1474872B1 (en) | Phase-locked-loop with reduced clock jitter | |
JP4065365B2 (en) | Noise reduction circuit | |
JPH0624353B2 (en) | NRZ bit synchronization frequency and phase detection circuit | |
EP0880824B1 (en) | Phase noise reduction circuits | |
US5617454A (en) | Transmission system | |
JP2635667B2 (en) | Automatic frequency control circuit | |
RU1774497C (en) | Automatic phase locking unit | |
JP3931477B2 (en) | Clock regeneration / identification device | |
US6218907B1 (en) | Frequency comparator and PLL circuit using the same | |
KR0184916B1 (en) | Fully secondary dpll and destuffing circuit employing same | |
JPH048016A (en) | Phase locked loop circuit and recording and reproducing device | |
JPS60112315A (en) | Phase detector for frequency and phase synchronizer | |
KR900002308B1 (en) | Automatic phase control circuit | |
JP2842784B2 (en) | PLL circuit | |
JP3561657B2 (en) | Variable frequency divider | |
JP2520560B2 (en) | Phase comparison circuit | |
KR20020042161A (en) | Lock detection circuit for pll circuit | |
KR930004859B1 (en) | Phase detect instrument of phase lock loop circuit | |
JP2764579B2 (en) | High-speed tracking PLL device | |
KR0123182Y1 (en) | Synchronizing time minimizing apparatus of pll | |
JPH0763148B2 (en) | Phase synchronization circuit |