KR0123182Y1 - Synchronizing time minimizing apparatus of pll - Google Patents
Synchronizing time minimizing apparatus of pll Download PDFInfo
- Publication number
- KR0123182Y1 KR0123182Y1 KR2019930029742U KR930029742U KR0123182Y1 KR 0123182 Y1 KR0123182 Y1 KR 0123182Y1 KR 2019930029742 U KR2019930029742 U KR 2019930029742U KR 930029742 U KR930029742 U KR 930029742U KR 0123182 Y1 KR0123182 Y1 KR 0123182Y1
- Authority
- KR
- South Korea
- Prior art keywords
- wave
- flip
- flop
- output signal
- phase
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
- H03L7/1077—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the phase or frequency detection means
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
Abstract
본 고안은 위상동기 루프회로의 록킹 시간 최소화 장치에 관한 것으로서, 시스템 초기시에 기준파의 위상 및 주파수에 비교파의 위상 및 주파수를 최대한 접근 시켜서 전체적인 시스템 동기 시간을 최소화 하도록 한 것이다.The present invention relates to a device for minimizing the locking time of a phase-locked loop circuit, which minimizes the overall system synchronization time by approaching the phase and frequency of the reference wave to the phase and frequency of the reference wave at the initial stage of the system.
이와 같은 본 고안의 목적은 입력되는 기준파를 2분주 시키는 플립플롭과, 상기 입력되는 기준파와 듀티 사이클이 다른 클럭을 입력으로 두가지 클럭 펄스를 발생하는 기준파 발생수단과, 상기 기준파 발생수단에서 얻어진 기준파와 출력 주파수를 조정하는 전압제어 발진수단에서 얻어진 피드백된 주파수를 입력으로 비교파를 발생하는 비교파 발생수단으로 이루어지므로서 달성되는 것이다.The object of the present invention is a flip-flop for dividing an input reference wave into two, reference wave generating means for generating two clock pulses by inputting a clock having a different duty cycle from the input reference wave, and in the reference wave generating means. This is achieved by using a comparison wave generating means for generating a comparison wave with the feedback frequency obtained from the voltage-controlled oscillation means for adjusting the obtained reference wave and the output frequency.
Description
제1도는 종래 위상 동기 루프회로의 블록 구성도.1 is a block diagram of a conventional phase locked loop circuit.
제2도는 제1도를 설명하기 위한 신호 파형도.2 is a signal waveform diagram for explaining FIG.
제3도는 본 고안에 의한 위상 동기 루프회로 동기시간 최소화장치의 블록 구성도.3 is a block diagram of a phase synchronization loop circuit synchronization time minimization apparatus according to the present invention.
제4도는 제3도를 설명하기 위한 신호 파형도.4 is a signal waveform diagram for explaining FIG.
제5도는 제3도에 도시된 위상 주파수 비교수단의 논리회로도.FIG. 5 is a logic circuit diagram of the phase frequency comparison means shown in FIG.
제6도와 제7도는 제5도를 설명하기 위한 신호 파형도.6 and 7 are signal waveform diagrams for explaining FIG.
제8도는 제1도와 제3도의 시스템 동기시간 차이를 나타내는 파형도.8 is a waveform diagram showing a difference in system synchronization time between FIG. 1 and FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
5 : 저역 필터 6 : 전압제어 발진기5: low pass filter 6: voltage controlled oscillator
11 : 플립플롭 12 : 기준파 발생기11 flip-flop 12 reference wave generator
13 : 비교파 발생기 14 : 위상 주파수 비교기13 Comparative Wave Generator 14 Phase Frequency Comparator
본 고안은 위상 동기 루프(Phase Locked Loop,이하 PLL이라 칭함)회로에 관한 것으로, 특히 시스템 구동 초기에 기준파의 위상 및 주파수에 비교파의 위상 및 주파수를 최대한 접근시켜 전체적인 시스템 동기시간이 최소화되도록 한 PLL의 동기시간 최소화장치에 관한 것이다.The present invention relates to a phase locked loop (hereinafter referred to as a PLL) circuit, and in particular, to minimize the overall system synchronization time by approaching the phase and frequency of the reference wave to the phase and frequency of the reference wave at the initial stage of system operation. It relates to a synchronization time minimization device of a PLL.
종래 PLL회로는 제1도에 도시된 바와 같이, 출력파를 분주한 비교파와 기준파의 위상 및 주파수를 비교하는 위상 주파수 비교기(1)와, 상기 위상 주파수 비교기(1)에서 얻어진 신호를 저역 필터링하여 제어전압을 발생하는 저역 필터(2)와, 상기 저역 필터(2)에서 얻어진 제어전압에 따라 원하는 주파수를 중심주파수로 하여 일정한 주파수 변이를 갖고 주파수를 조정하는 전압 제어 발진기(VCXO)(3)와, 상기 전압 제어 발진기(3)에서 얻어진 출력파를 상기 기준파와 위상 및 주파수가 비교될 비교파로 발생시키는 분주기(4)로 구성되어져 있다.As shown in FIG. 1, the conventional PLL circuit performs low-pass filtering on a signal obtained by the phase frequency comparator 1 and the phase frequency comparator 1 for comparing the phase and frequency of the reference wave and the reference wave that divides the output wave. A low pass filter (2) for generating a control voltage and a voltage controlled oscillator (VCXO) (3) for adjusting the frequency with a constant frequency shift using a desired frequency as a center frequency according to the control voltage obtained from the low pass filter (2). And a divider 4 for generating the output wave obtained by the voltage controlled oscillator 3 as a comparison wave to which the reference wave and the phase and frequency are compared.
이와 같이 구성된 종래PLL회로의 동작을 첨부한 제1도및 제2도를 참조하여 설명하면 다음과 같다.The operation of the conventional PLL circuit configured as described above will be described with reference to FIGS. 1 and 2.
먼저, 저역 필터(2)가 적당한 제어전압을 발생시킬 수 있도록 디지털 논리회로로 이루어진 위상 주파수 비교기(1)에서 기준파와 비교파의 위상 및 주파수를 비교한다.First, the phase frequency comparator 1 made of a digital logic circuit compares the phase and frequency of the reference wave and the comparison wave so that the low pass filter 2 can generate an appropriate control voltage.
상기 저역 필터(2)는 위상 주파수 비교기(1)의 출력값에 따라 전압 제어 발진기(3)의 제어전압을 발생하는 것으로 아날로그 소자로 이루어져 있다.The low pass filter 2 is an analog element which generates a control voltage of the voltage controlled oscillator 3 according to the output value of the phase frequency comparator 1.
상기 전압 제어 발진기(3)는 원하는 주파수를 중심 주파수로 하여 일정한 주파수 변이를 갖고 있으며 저역 필터(2)에서 필터링하여 출력된 제어전압에 따라 안정된 출력 주파수를 발생시킨다.The voltage controlled oscillator 3 has a constant frequency variation using a desired frequency as a center frequency, and generates a stable output frequency according to the control voltage output by the low pass filter 2.
상기 분주기(4)는 전압 제어 발진기(3)에서 얻어진 출력 주파수를 분주하여 위상 주파수 비교기(1)에 비교파로 피이드백시켜 수신 장치의 위상을 고정시키는 루프를 제어한다.The divider 4 divides the output frequency obtained from the voltage controlled oscillator 3 and feeds it back to the phase frequency comparator 1 with a comparison wave to control a loop for fixing the phase of the receiving device.
그러나, 이러한 종래 PLL회로는 제2도의 신호 파형도에 나타낸 바와 같이, 시스템 구동 초기에 출력파(b)를 분주한 비교파(c)가 기준파(b)에 충분히 접근되지 않기 때문에 출력파(b)의 주파수를 계속 증가 또는 감소시켜 기준파(a)와 비교파(c)의 위상이 일치될 때까지 록킹 시도를 계속해야 한다.However, in the conventional PLL circuit, as shown in the signal waveform diagram of FIG. 2, since the comparison wave c which divided the output wave b at the initial stage of system driving does not sufficiently approach the reference wave b, the output wave ( The locking attempt must be continued until the frequency of b) continues to increase or decrease so that the phases of the reference wave (a) and the comparison wave (c) coincide.
즉, 시스템 구동 초기에 기준파와 비교파의 위상 관계를 예상할 수 없기 때문에 전체적인 시스템 동기시간이 길어지는 문제점이 있었다.That is, since the phase relationship between the reference wave and the comparison wave cannot be predicted at the early stage of system driving, the overall system synchronization time is long.
따라서, 본 고안은 상기한 종래 기술의 문제점을 해결하기 위하여 제안한 것으로서, 플립플롭과 카운터 및 논리소자를 이용하여 시스템 구동 초기에 기준파의 위상 및 주파수에 비교파의 위상 및 주파수를 최대한 접근시켜 전체적인 시스템 동기시간이 최소화되도록 한 PLL의 동기시간 최소화장치를 제공하는데 그 목적이 있다.Therefore, the present invention has been proposed to solve the above-mentioned problems of the prior art, by using a flip-flop, a counter, and a logic element to close the phase and frequency of the reference wave to the phase and frequency of the reference wave at the initial stage of system driving. It is an object of the present invention to provide a synchronization time minimization device of a PLL to minimize system synchronization time.
이러한 목적을 달성하기 위한 본 고안의 기술적 수단은, 소정의 클럭펄스를 분주하는 분주수단과, 특정의 클럭펄스를 인가받아 분주수단의 출력신호로 위상이 다른복수의 기준파를 생성하는 기준파 발생수단과, 복수의 기준파 중 소정의 기준파를 클럭펄스로 인가받아 전압 제어 발진수단의 출력파로 기준파와 비교될 비교파를 생성하는 비교파 발생수단과, 기준파와 비교파를 입력받아 위상 주파수를 비교하는 위상 주파수 비교수단과, 저역 필터링되어 입력되는 위상 주파수 비교수단의 출력신호에따라 주파수가 조정되는 출력파를 생성하는 전압 제어 발진수단으로 이루어짐을 특징으로 한다.The technical means of the present invention for achieving the above object, the division means for dividing a predetermined clock pulse, and the generation of a reference wave for generating a plurality of reference waves of different phases as an output signal of the division means by receiving a specific clock pulse Means and a comparison wave generating means for generating a comparison wave to be compared with the reference wave as an output wave of the voltage controlled oscillation means by receiving a predetermined reference wave among the plurality of reference waves as a clock pulse, And a phase-controlled oscillating means for generating an output wave whose frequency is adjusted according to the output signal of the phase-frequency comparing means inputted by low pass filtering.
이하, 본 고안을 첨부한 도면에 의거하여 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제3도는 본 고안에 의한 PLL회로 동기시간 최소화장치의 블록 구성도를 나타낸 것으로서, 소정의 클럭펄스를 2분주하는 제1플립플롭(11)과, 특정의 클럭펄스를 인가받아 상기 제1플립플롭(11)의 출력신호로 위상이 다른 2개의 기준파를 생성하는 기준파 발생부(12)와, 상기 2개의 기준파 중 소정의 기준파를 클럭펄스로 인가받아 후단의 전압 제어 발진기(16)의 출력파로 상기 기준파와 비교될 비교파를 생성하는 비교파 발생부(13)와, 상기 기준파와 상기 비교파를 입력받아 위상 주파수를 비교하는 위상주파수 비교기(14)와, 상기 위상 주파수 비교기(14)의 출력신호를 저역 필터링하는 저역 필터(15)와, 상기 저역 필터(15)의 출력신호에 따라 주파수가 조정되는 출력파를 생성하는 전압 제어 발진기(16)로 구성되어져 있다.3 is a block diagram of a PLL circuit synchronization time minimization apparatus according to the present invention, and includes a first flip-flop 11 that divides a predetermined clock pulse into two, and a specific clock pulse applied thereto. A reference wave generator 12 for generating two reference waves having different phases as an output signal of (11), and a voltage controlled oscillator 16 at a rear end receiving a predetermined reference wave of the two reference waves as a clock pulse; A comparison wave generator 13 for generating a comparison wave to be compared with the reference wave as an output wave of a phase wave, a phase frequency comparator 14 for receiving the reference wave and the comparison wave and comparing a phase frequency, and the phase frequency comparator 14 A low pass filter 15 for low pass filtering the output signal of < RTI ID = 0.0 >) < / RTI > and a voltage controlled oscillator 16 for generating an output wave whose frequency is adjusted in accordance with the output signal of the low pass filter 15.
상기 기준파 발생부(12)는 특정의 클럭펄스를 인가받아 상기 제1플립플롭(11)의 출력신호를 지연 출력하는 제2플립플롭(12a)과, 상기 특정의 클럭펄스를 인버터(12b)를 거쳐 인가받아 상기 제2플립플롭(12a)의 출력신호를 지연 출력하는 제3플립플롭(12c)으로 구성되어져 있다.The reference wave generator 12 receives a specific clock pulse to delay the output signal of the first flip flop 11 and outputs the second flip flop 12a and the specific clock pulse to the inverter 12b. And a third flip flop 12c which is applied through and delays the output signal of the second flip flop 12a.
상기 비교파 발생부(13)는 상기 제2플립플롭(12a)의 출력신호를 클럭신호로 인가받아 반전된 펄스신호를 출력하는 제4플립플롭(13a)과, 후단의 앤드게이트(13d)출력신호와 상기 제4플립플롭(13a)의 출력신호를 논리합 연산하는 2비트오아게이트(13b)와, 상기 전압 제어 발진기(18)의 출력신호를 클럭펄스로 인가받아 로드신호로 인가되는 상기 오아게이트(13b)의 출력신호에 따라 선택적으로 로드를 하거나 카운팅하는 13비트 카운터(13c)와, 상기 카운터(13c)의 출력신호 중 최상위비트(MSB)룰 논리곱 연산하여 상기 비교파를 생성하는 앤드게이트(13d)로 구성되어져 있다.The comparison wave generator 13 receives the output signal of the second flip-flop 12a as a clock signal and outputs a fourth flip-flop 13a for outputting an inverted pulse signal and an end gate 13d of the rear stage. A two-bit oragate 13b for performing an OR operation on the signal and the output signal of the fourth flip-flop 13a, and an output signal of the voltage-controlled oscillator 18 as a load pulse to be applied as a load pulse. A 13-bit counter 13c that selectively loads or counts according to the output signal of 13b, and an AND gate that generates the comparison wave by performing an AND operation on the most significant bit (MSB) of the output signals of the counter 13c. It consists of 13d.
이와 같이 구성된 본 고안의 동작 및 작용 효과를 첨부한 도면 제3도 내지 제8도를 참조하여 설명하면 다음과 같다.Referring to Figures 3 to 8 attached to the operation and effect of the present invention configured as described above are as follows.
먼저, 본 고안의 동작을 설명함에 있어서 이해를 돕기 위하여 제4도에 도시된 2개의 입력클럭이 회로에 인가되어 다음과 같은 입출력 조건을 갖는 가정하에서 제4도의 타이밍도를 기초로 설명한다.First, in order to help understand the operation of the present invention, two input clocks shown in FIG. 4 are applied to the circuit, and the description will be made based on the timing diagram of FIG. 4 under the assumption that the input / output conditions are as follows.
입력 : 8kHz(듀티 사이클 : 99.5%), 16.348MHz(듀티 사이클: 50%)Input: 8 kHz (Duty Cycle: 99.5%), 16.348 MHz (Duty Cycle: 50%)
출력 : 19.44MHz(듀티 사이클 : 50%)Output: 19.44 MHz (Duty Cycle: 50%)
이러한 입출력 조건에서, 제1플립플롭(11)은 8kHz의 클럭펄스가 인가되면 2분주시켜(a)와 같은 50%의 듀티 사이클을 갖는 4kHz클럭펄스를 출력한다.Under such an input / output condition, the first flip-flop 11 divides 2 times when an 8 kHz clock pulse is applied, and outputs a 4 kHz clock pulse having a duty cycle of 50% as shown in (a).
그러면, 제2플립플롭(12a)은 16.348MHz의 클럭펄스를 인가받아 제1플립플롭(11)의 출력신호를 지연 출력하여(b)와 같은 4MHz의 클럭펄스를 출력하고, 제3플립플롭(12c)은 16.348MHz의 클럭펄스를 인버터(12b)를 거쳐 인가받아 제2플립플롭(12a)의 출력신호를 지연 출력하여(c)와 같은 4kHz의 클럭펄스를 출력한다.Then, the second flip-flop 12a receives a clock pulse of 16.348 MHz and delays the output signal of the first flip-flop 11 to output a clock pulse of 4 MHz as shown in (b), and the third flip-flop ( 12c) receives a clock pulse of 16.348 MHz via the inverter 12b and delays the output signal of the second flip-flop 12a to output a clock pulse of 4 kHz as shown in (c).
다음으로, 제4플립플롭(13a)은 제2플립플롭(12a)의출력신호를 클럭신호로 인가받아 반전된 펄스신호 즉, 클럭신호의 상승에지에서 0이 래치되는 펄스신호를 출력한다.Next, the fourth flip-flop 13a receives the output signal of the second flip-flop 12a as a clock signal and outputs an inverted pulse signal, that is, a pulse signal of which zero is latched at the rising edge of the clock signal.
이후, 이 펄스신호는 앤드게이트(13d)를 거쳐 13비트 카운터(13c)에 로드신호로 인가되는데, 카운터(13c)는 클럭단으로 인가되는 전압 제어 발진기(16)의 19.44MHz 출력파(e)의 상승에지에서 로드시호가 0일 때 로드값 5762를 출력한다.This pulse signal is then applied as a load signal to the 13-bit counter 13c via the AND gate 13d, which counter is provided with a 19.44 MHz output wave e of the voltage controlled oscillator 16 applied to the clock stage. If the load time is 0 at the rising edge of, the load value 5762 is output.
그러면, 13비트 카운터(13c)이 출력신호 중 최상위비트(MSB)를 논리곱 연산하여 비교파를 출력하는 앤드게이트(13d)가 1을 출력하므로 (e)와 같은 비교파를 출력한다.Then, the 13-bit counter 13c performs an AND operation on the most significant bit MSB of the output signal, and the AND gate 13d outputting the comparison wave outputs 1, thereby outputting the comparison wave as shown in (e).
그래서, 이 비교파와 제4플립플롭(13a)의 출력신호를 논리합 연산하는 2비트 오아게이트(13b)가 1을 출력하므로 (d)와 같은 파형을 나타내게 되고, 이 파형을 로드신호로 인가받는 13비트 카운터(13c)는 더 이상 로드를 하지 않게 된다. 즉, 13비트 카운터(13c)는 (b)파형의 상승에지에서 로드를 하되 이외의 시간에는 계속 카운팅을 하게 된다.Therefore, since the 2-bit oragate 13b for ORing this comparison wave and the output signal of the fourth flip-flop 13a outputs 1, it exhibits a waveform as shown in (d), and this waveform is applied as a load signal. The bit counter 13c no longer loads. That is, the 13-bit counter 13c loads at the rising edge of the waveform (b) but continues counting at other times.
다음으로, 제5도에 도시된 바와 같이 2개의 배타적논리게이트로 아루어진 위상 주파수 비교기(14)는 제2플립플롭(12a)의 출력신호인(b)파형과 제3플립플롭(12c)의 출력신호인 (d)파형 및 앤드게이트(13d)의 출력신호인 (e)파형이 입력되면 위상 주파수를 비교하게 되는데, (b)와 (c)의 비교결과는 저역 필터(15)의 (-)입력단으로 출력하고, (b)와 (e)의 비교결과는 저역 필터(15)의 (+)입력단으로 출력한다.Next, as shown in FIG. 5, the phase frequency comparator 14 composed of two exclusive logic gates has a waveform (b) which is an output signal of the second flip-flop 12a and the third flip-flop 12c. When the output signal (d) and the output signal (e) of the AND gate 13d are input, phase frequencies are compared, and the comparison results of (b) and (c) show (-) of the low pass filter 15. ) Is output to the input terminal, and the comparison result of (b) and (e) is output to the (+) input terminal of the low pass filter 15.
그러면, 저역 필터(15)를 거쳐 저역 필터링된 출력신호에 따라 전압 제어 발진기(16)의 발진 주파수가 조정되고, 이때 생성된 출력파는 13비트 카운터(13c)의 클럭신호로 공급되는데, 이와 같은 주파수 조정과정이 반복되어 기준파의 위상 및 주파수에 비교파의 위상 및 주파수가 접근되어 시스템의 동기시간이 최소화된다.Then, the oscillation frequency of the voltage controlled oscillator 16 is adjusted according to the low pass filtered output signal through the low pass filter 15, and the generated output wave is supplied as a clock signal of the 13-bit counter 13c. The adjustment process is repeated to minimize the synchronization time of the system by approaching the phase and frequency of the reference wave to the phase and frequency of the reference wave.
제6도와 제7도는 위상 주파수 비교기(14)에서 일어나는 현상을 각각 비교파의 위상이 기준파의 위상보다 빠를 경우와 늦을 경우의 실시예를 나타낸 것으로서, 제6도와 같이 비교파의 위상이 빠르면 저역 필터(15)의 (-)입력을 더 많이 구동시켜 전압 제어 발진기(16)의 출력 주파수를 감소시키고, 제7도와 같이 비교파의 위상이 늦으면 저역 필터(15)의 (+)입력을 더 많이 구동시켜 전압 제어 발진기(16)의 출력 주파수를 증가시킨다.6 and 7 illustrate embodiments in which phases of the comparator 14 occur when the phase of the comparison wave is earlier and later than the phase of the reference wave, respectively. Drive more negative input of the filter 15 to reduce the output frequency of the voltage controlled oscillator 16, and if the phase of the comparison wave is late, as shown in FIG. 7, the positive input of the low pass filter 15 is increased. Driving to increase the output frequency of the voltage controlled oscillator 16.
즉, 비교파와 기준파의 위상차에 따라 전압 제어 발진기(16)의 출력 주파수를 조절하여 전체적인 시스템 동기를 실현하게 된다.That is, the overall system synchronization is realized by adjusting the output frequency of the voltage controlled oscillator 16 according to the phase difference between the reference wave and the reference wave.
제8도는 종래의 시스템과 본 고안의 시스템의 차이를 나타내는 타이밍도로서, 각 시스템이 동기되는 평균시간을 구하면 다음과 같다.8 is a timing diagram showing a difference between a conventional system and a system of the present invention. The average time for synchronizing each system is as follows.
제8도(a)는 위상 동기 루프회로에서 입력되는 입력파로8kHz이고, (b)는 위상 동기 루프회로 내의 기준파로 4kHz이다.8 (a) is 8kHz as an input wave input from the phase locked loop circuit, and (b) is 4kHz as a reference wave in the phase locked loop circuit.
전압 제어 발진기(16)의 출력파를 분주하여 위상 주파수 비교기(14)로 입력되는 비교파(c)의 위상 변이는 확률적으로 기준파(b)보다 90°늦는다고 할수 있다. 즉, 평균 위상차 Δ는 62.5μs이다.It can be said that the phase shift of the comparison wave c inputted to the phase frequency comparator 14 by dividing the output wave of the voltage controlled oscillator 16 is 90 degrees later than the reference wave b. In other words, the average phase difference Δ is 62.5 μs.
이때, 위상 주파수 비교기(14)가 저역 필터(15)에서 기준파 (b)와 비교파(c)의 위상차를 감지하여 전압 제어 발진기(16)의 출력 주파수를 50ppm상승시킨 다고 가정하면, 전압 제어 발진기(16)의 출력 주파수는 약 19.44MHz가 된다.In this case, it is assumed that the phase frequency comparator 14 senses the phase difference between the reference wave (b) and the comparison wave (c) in the low pass filter 15 to increase the output frequency of the voltage controlled oscillator 16 by 50 ppm. The output frequency of oscillator 16 is about 19.44 MHz.
이와 같은, 19.44MHz의 출력 주파수를 분주하여 기준파(b)와 위상이 일치하는 비교파를 만들려면 n개의 클럭펄스가 필요한데 이는 다음식 1에 의해 구해진다.To divide the output frequency of 19.44 MHz to produce a comparison wave in phase with the reference wave b, n clock pulses are required, which is obtained by the following equation.
이때, x는 5.44ns(19.44MHz의 단위간격)이고, y는 51.438ns(19.44MHz의 단위간격)이므로, n은 31.25M이다.At this time, since x is 5.44 ns (unit interval of 19.44 MHz) and y is 51.438 ns (unit interval of 19.44 MHz), n is 31.25M.
여기서, 31.25M개의 클럭펄스 시간 t는 다음식 2와 같이 구하게 된다.Here, 31.25M clock pulse times t are obtained as shown in Equation 2 below.
즉, 종래 기술 구성에서 시스템이 동기되는 시간은 평균 1.607초이다.That is, in the prior art configuration, the time that the system is synchronized is on average 1.607 seconds.
그리고, 본 고안의 기술 구성에서 사용되는 기준파는 제8도의 (d)(e)에 도시한 바와 같이 모두 4KHz이며 30.518ns의 위상차를 갖고 있다.The reference waves used in the technical configuration of the present invention are all 4KHz and have a phase difference of 30.518ns as shown in Fig. 8 (d) (e).
그리고, (f)는 생성된 비교파로 기준파(e)와 비교하여 +30.518ns~-20.922ns의 위상차를 갖는다.And, (f) is a generated comparison wave and has a phase difference of + 30.518ns to -20.922ns compared with the reference wave (e).
상기 기준파(e)와 비교파(f)의 평균 위상차Δ는 다음 식 3과 같다.The average phase difference Δ of the reference wave (e) and the comparison wave (f) is as shown in Equation 3 below.
이때, 위상 주파수 비교기(14)에서 제4도의 기준파(e)와 비교파(f)의 위상차를 감지하여 전압 제어 발진기(16)의 출력 주파수를 50ppm상승시킨다고 가정하면, 전압 제어 발진기(16)의 출력 주파수는 약 19.44MHz가 된다.In this case, it is assumed that the phase frequency comparator 14 senses the phase difference between the reference wave e of FIG. 4 and the comparison wave f to increase the output frequency of the voltage controlled oscillator 16 by 50 ppm. The output frequency of is about 19.44MHz.
이와 같은, 19.441MHz의 출력 주파수를 이용하여 기준파 제4도(e)와 위상이 일치하는 비교파를 만들려면 다음의 식 4와 같이 n개의 클럭펄스가 필요하다.To generate a comparison wave in phase with reference wave 4 (e) using the output frequency of 19.441 MHz, n clock pulses are required as shown in Equation 4 below.
이때, x는 51.440ns(19.441MHz의 단위간격)이고, y는 51.438ns(19.441MHz의 단위간격)이므로, n은 6635.5이다.At this time, since x is 51.440 ns (unit interval of 19.441 MHz) and y is 51.438 ns (unit interval of 19.441 MHz), n is 6635.5.
여기서, 6635.5개의 클럭펄스 시간 t는 다음식 5와 같이 구하게 된다.Here, 6635.5 clock pulse times t are obtained as shown in Equation 5 below.
즉, 본 고안의 기술 구성에서 시스템이 동기되는 시간은 평균342μs이다.In other words, the average time that the system is synchronized in the technical configuration of the present invention is 342 μs.
그러므로, 본 고안에 의한 시스템 동기시간은 종래 기술의 평균 동기시간인 1.607초와 비교하면 약 4699빼가 빠름을 알 수 있다.Therefore, it can be seen that the system synchronization time according to the present invention is about 4699 minus faster than the 1.607 second average synchronization time of the prior art.
이상에서 설명한 바와 같이 본 고안은 플립플롭과 카운터 및 논리소자를 사용하여시스템 구동 초기에 기준파의 위상 및 주파수에 비교파의 위상 및 주파수를 최대한 접근시켜 전체적인 시스템 동기시간이 최소화되는 효과가 있다.As described above, the present invention has the effect of minimizing the overall system synchronization time by using the flip-flop, the counter, and the logic element to approach the phase and frequency of the reference wave to the phase and frequency of the reference wave at the initial stage of system driving.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019930029742U KR0123182Y1 (en) | 1993-12-27 | 1993-12-27 | Synchronizing time minimizing apparatus of pll |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019930029742U KR0123182Y1 (en) | 1993-12-27 | 1993-12-27 | Synchronizing time minimizing apparatus of pll |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950021823U KR950021823U (en) | 1995-07-28 |
| KR0123182Y1 true KR0123182Y1 (en) | 1998-12-01 |
Family
ID=19372761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019930029742U KR0123182Y1 (en) | 1993-12-27 | 1993-12-27 | Synchronizing time minimizing apparatus of pll |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0123182Y1 (en) |
-
1993
- 1993-12-27 KR KR2019930029742U patent/KR0123182Y1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950021823U (en) | 1995-07-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6208183B1 (en) | Gated delay-locked loop for clock generation applications | |
| US6326826B1 (en) | Wide frequency-range delay-locked loop circuit | |
| KR100219871B1 (en) | Frequency controlled oscillator for high frequency phase locked loop | |
| US5805003A (en) | Clock frequency synthesis using delay-locked loop | |
| US6049238A (en) | Clock generator and clock generating method capable of varying clock frequency without increasing the number of delay elements | |
| US7071750B2 (en) | Method for multiple-phase splitting by phase interpolation and circuit the same | |
| JPH09266442A (en) | Phase synchronization system | |
| US6757349B1 (en) | PLL frequency synthesizer with lock detection circuit | |
| US4689577A (en) | Circuit for synchronizing an oscillator to a pulse train | |
| US6104326A (en) | Bit synchronization apparatus for recovering high speed NRZ data | |
| KR100256838B1 (en) | Pll circuit and noise reduction method for pll circuit | |
| KR0123182Y1 (en) | Synchronizing time minimizing apparatus of pll | |
| US6285260B1 (en) | Phase-locked loop having circuit for synchronizing starting points of two counters | |
| CN100353673C (en) | Lock phare cycle frequency synthesizer | |
| JPH06276089A (en) | Pll circuit | |
| KR930004859B1 (en) | Phase detect instrument of phase lock loop circuit | |
| JP3099755B2 (en) | Semiconductor integrated circuit | |
| KR0141716B1 (en) | Phase synchronizing aooaratus | |
| KR0158654B1 (en) | Quantized error elimination circuit of dpll | |
| KR960015938B1 (en) | Frequency synthesizer using digital pll | |
| KR100189773B1 (en) | Digital phase synchronous circuit | |
| JPH0443716A (en) | Frequency multipying circuit | |
| JPH0442617A (en) | Pll circuit | |
| JPS63234630A (en) | Phase locking compensating circuit for phase locked loop | |
| JPH02153627A (en) | Phase locked loop device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| REGI | Registration of establishment | ||
| FPAY | Annual fee payment |
Payment date: 20030219 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |