KR930004859B1

KR930004859B1 - Phase detect instrument of phase lock loop circuit

Info

Publication number: KR930004859B1
Application number: KR1019900017146A
Authority: KR
Inventors: 이원택
Original assignee: 대우통신 주식회사; 박성규
Priority date: 1990-10-25
Filing date: 1990-10-25
Publication date: 1993-06-09
Also published as: KR920009087A

Abstract

The detector detects the phase deviation of the phase locked loop (PLL) extracting the clock from the binary data by controlling the delayed quantity of the delay element. The detector comprises a voltage controlled oscillator (15) providing the reference frequency signal, a N divider (17) providing two clock signals in oposite phases, a phase detector (10) detecting the phase and frequency deviation, and a loop filter (15) providing the control voltage for varying the frequency of the oscillaotr.

Description

Phase detection device of phase locked loop circuit

제1도는 통상적인 위상 고정 루프 회로의 개략적인 블록도.1 is a schematic block diagram of a conventional phase locked loop circuit.

제2도는 위상 고정 루프 회로의 종래 위상 검출기의 구성도.2 is a block diagram of a conventional phase detector of a phase locked loop circuit.

제3도는 제2도에 도시된 위상 검출기의 각부분의 타이밍도.3 is a timing diagram of each part of the phase detector shown in FIG.

제4도는 본 발명에 따른 위상 고정 루프 회로의 위상 검출기에 대한 구성도.4 is a block diagram of a phase detector of a phase locked loop circuit according to the present invention.

제5도는 제4도에 도시된 위상 검출기 각 부분의 타이밍도.5 is a timing diagram of each part of the phase detector shown in FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 위상 검출기 13 : 루프 필터10 phase detector 13 loop filter

15 : 전압 제어 발진기 17 : 분주회로15: voltage controlled oscillator 17: frequency divider circuit

23 : 지연소자 25 : D형 플립플롭23: delay element 25: D flip-flop

본 발명은 라인을 통하여 입력되는 2진 데이타로부터 클럭을 추출하기 위한 위상 고정 루프(PLL) 회로에서 위상 편차를 검출하는 장치에 관한 것이다.The present invention relates to an apparatus for detecting phase deviation in a phase locked loop (PLL) circuit for extracting a clock from binary data input through a line.

위상 고정 루프는 위상 검출기와 전압 제어 발진기를 조합시켜서 주파수에 관한 적분 제어형의 부귀환 루프를 사용하여 입력파에 위상 동기된 출력파를 얻을 수 있도록 구성된 장치로서, 그 구성은 대략적으로 제1도에 도시된 바와같다.A phase locked loop is a device configured to combine a phase detector and a voltage controlled oscillator to obtain an output wave phase-locked to an input wave using a negative feedback loop of the frequency control integral type. The configuration is roughly shown in FIG. As shown.

제어 전압으로서 주파수를 변화시킬 수 있는 전압 제어 발진기(15)는 기준 주파수 신호를 발생하는데 사용된다. 그 출력 주파수는 주파수를 분주하는 N 분주회로(17)에 의해 주파수 분주되어 위상 검출기(10)로 입력된다. 위상 검출기(10)는 상기 분주된 신호와 외부로부터의 다른 신호 데이타사이의 위상 및 주파수 편차를 비교 및 검출하게 되며, 그 검출 신호를 루프 필터(13)로 출력한다.A voltage controlled oscillator 15 that can change frequency as a control voltage is used to generate a reference frequency signal. The output frequency is frequency-divided by the N division circuit 17 which divides frequency, and is input to the phase detector 10. As shown in FIG. The phase detector 10 compares and detects phase and frequency deviations between the divided signal and other signal data from the outside, and outputs the detected signal to the loop filter 13.

제2도에는 위상 검출기(10)를 배타(exclusive) OR 회로로 구성한 종래의 위상 검출기(10)의 상세도가 도시되어 있으며, 제3도에는 그에 대한 파형도가 도시되어 있다. 상기 두 도면으로부터 알 수 있는 바와같이 각각의 배타 OR 회로(11 및 12)로 입력되는 신호(제3도의 1, 2 및 3)는 그 출력단에서 위상 고정될 때 또는 위상 고정되지 않을때 항시 반대의 위상(제3도의 4 및 5)을 갖는다는 것을 알 수 있다. 이러한 경우, 상기 반대의 두 위상은 루프 필터(13)를 거치면서 위상 지터(jitter) 현상을 발생시키게 되며, 이로 인하여 시스템의 전체 성능을 저하시키는 문제가 있었다.FIG. 2 shows a detailed view of a conventional phase detector 10 in which the phase detector 10 is configured with an exclusive OR circuit, and a waveform diagram thereof is shown in FIG. As can be seen from the above two figures, the signals (1, 2, and 3 in FIG. 3) input to the respective exclusive OR circuits 11 and 12 are always opposite when they are phase locked at their output or not phase locked. It can be seen that it has a phase (4 and 5 in FIG. 3). In this case, the two opposite phases generate a phase jitter phenomenon through the loop filter 13, thereby degrading the overall performance of the system.

따라서, 본 발명의 목적은 위상 고정 루프 회로에서 위상이 고정된 경우 위상 검출기의 두 출력 위상이 항시 동일한 위상을 갖게 하는 것으로, 상기 목적을 위하여 본 발명은 지연소자에 의해 지연양을 임의로 조정함으로써 위상 고정 상태에서 외부 신호와 발진기 클럭의 위상을 항시 동일하게 제어하게 하였다.Accordingly, it is an object of the present invention to ensure that the two output phases of the phase detector always have the same phase when the phase is fixed in the phase locked loop circuit. In the fixed state, the phase of the external signal and the oscillator clock are always controlled in the same manner.

이하, 본 발명은 첨부도면을 참조하여 다음과 같이 상세히 설명될 것이다.Hereinafter, the present invention will be described in detail as follows with reference to the accompanying drawings.

제4도를 참조하면, 본 발명에 따른 위상 검출장치의 회로도가 도시되며, 본 장치는 종래의 배차 OR 회로로 구성된 위상 검출기(10)의 전단에 배치된 통상의 위상차 조정용 지연소자(23) 및 D형 플립플롭(25)을 포함한다. 상기 지연소자(23)는 본 기술에서 사용되는 신호의 지연을 위한 어떠한 소자로도 구성될 수 있다. 제5도에서는 본 발명에 따른 위상 검출기의 각 부분의 파형도가 도시된다.Referring to FIG. 4, there is shown a circuit diagram of a phase detection apparatus according to the present invention, which comprises a conventional phase difference adjustment delay element 23 disposed in front of a phase detector 10 composed of a conventional ordered OR circuit and D-type flip-flop 25 is included. The delay element 23 may be composed of any element for delay of a signal used in the present technology. In figure 5 a waveform diagram of each part of the phase detector according to the invention is shown.

D형 플립플롭(25)의 입력단 D에는 외부의 주파수 데이타(제5-1도)가 입력되며, 클럭 입력단 CP에는 전압 제어 발진기(VCO)(15)의 출력(제5-2도)이 입력된다. D형 플립플롭(25)의 출력단 Q의 출력은 제5-3도와 같다. 이 신호와 발진기의 출력은 앤드(AND) 게이트(26)로 입력된 다음, 배타 OR 게이트(21)의 한 입력으로 제공된다. 한편 외부의 주파수 신호는 배타 OR 게이트(21)의 다른 입력과 배타 OR 게이트(22)의 한 입력으로 제공된다. 한편 외부의 주파수 신호는 배타 OR 게이트(21)의 다른 입력과 배타 OR 게이트(22)의 한 입력으로 각기 제공되는데, 이 신호는 지연소자(23)로도 입력되어, 원하는 위상 차만큼 지연된 다음 배타 OR 게이트(22)의 다른 입력으로 제공된다.External frequency data (FIG. 5-1) is input to the input terminal D of the D-type flip-flop 25, and an output (FIG. 5-2) of the voltage controlled oscillator (VCO) 15 is input to the clock input terminal CP. do. The output of the output terminal Q of the D-type flip-flop 25 is shown in FIG. 5-3. This signal and the output of the oscillator are input to an AND gate 26 and then to one input of an exclusive OR gate 21. The external frequency signal, on the other hand, is provided to the other input of the exclusive OR gate 21 and one input of the exclusive OR gate 22. On the other hand, the external frequency signal is provided to the other input of the exclusive OR gate 21 and one input of the exclusive OR gate 22, which are also input to the delay element 23, delayed by a desired phase difference, and then exclusive OR. To the other input of the gate 22.

제4도에 도시된 바와같이, 지연 소자(23)는 외부 데이타를 원하는 위상차 만큼 지연시키며(제5-5도), 배타 OR 게이트(22)는 상기 지연된 데이타와 외부 데이타를 배타 OR하여 출력하며, 이 출력신호(제5-6도)는 위상 검출기(10)의 기준 파형으로 설정된다.As shown in FIG. 4, the delay element 23 delays the external data by the desired phase difference (FIG. 5-5), and the exclusive OR gate 22 exclusively ORs the delayed data and the external data and outputs it. This output signal (FIGS. 5-6) is set as the reference waveform of the phase detector 10. FIG.

전압 제어 발진기(15)(제2도참조)가 그 출력 클럭 펄스에 의해 외부 데이타를 리타이밍함으로써, D형 플립플롭(25)은 제어된 데이타를 출력하게 된다. 상기 제어된 데이타와 외부 데이타는 AND 게이트(25)를 거쳐 배타 OR 게이트(21)로 인가된다. 배타 OR 게이트(21)에서 출력된 파형데이타는 루프 필터(13)의 입력으로 사용되는데, 이 파형에 의해 클럭과의 위상차를 알 수 있게 된다.As the voltage controlled oscillator 15 (see FIG. 2) retimes the external data by its output clock pulses, the D-type flip-flop 25 outputs the controlled data. The controlled data and external data are applied to the exclusive OR gate 21 via an AND gate 25. The waveform data output from the exclusive OR gate 21 is used as an input of the loop filter 13, and this waveform can be used to know the phase difference from the clock.

따라서, 지연 소자(23)에 의해 상기 기준 파형(제5-7)과 일치하도록 상기 파형을 지연시킴으로써 루프 필터(13)로 제공되는 입력은 항시 동위상의 입력이 제공될 수 있다. 그러므로써, 종래의 반대 위상의 계속적인 변화때문에 야기되었던 시스템에서의 클럭 지터 현상을 없앨 수 있게 된다.Therefore, the input provided to the loop filter 13 by delaying the waveform by the delay element 23 to coincide with the reference waveform (5-7) can always be provided with an in-phase input. This eliminates clock jitter in the system that was caused by the continuous change of conventional opposite phases.

Claims

A voltage controlled oscillator 15 for generating a reference frequency signal; An N division circuit 917 for dividing the frequency output from the oscillator 15 to output two clock signals of opposite phases; A phase detector (10) for detecting a phase and frequency deviation from an external data signal provided through a line (1) from the outside and an output of the frequency divider circuit (17); In the phase detection device of a phase locked loop circuit comprising a loop filter (15) for receiving a phase detected output signal of the phase detector (10) and providing a control voltage for varying frequency with the oscillator (15). A D-type flip-flop 25 for receiving the external data signal as an input signal and receiving one of the two clock signals of the frequency divider circuit 17 as a reference clock signal; An AND gate 26 for receiving the output signal of the flip-flop 25 and the reference clock signal; A delay element (23) for delaying the external data signal to generate phases of the external data signal and the reference clock signal in phase; The phase detector 10 receives an exclusive OR gate 21 for receiving the external data signal and the output signal of the AND gate 26, and a delayed output signal from the external data signal and the delay element 23. A phase detection device of a phase locked loop circuit comprising an exclusive OR gate (22).