PT94672A

PT94672A - Processo para a memorizacao de dados de sinais de video e dispositivo para a realizacao do processo

Info

Publication number: PT94672A
Application number: PT94672A
Authority: PT
Inventors: Bodo Braun; Erich-Johann Bayer
Original assignee: Siemens Ag
Priority date: 1989-07-14
Filing date: 1990-07-12
Publication date: 1992-01-31
Also published as: EP0407648B1; ES2050738T3; DD300666A5; KR910004040A; DE58907357D1; CA2021046A1; EP0407648A1; ATE103752T1; US5289279A; JPH0353387A

Description

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Descrição referente a patente de invenção de SIEMENS AKTIENGESELLS CHAFT, alemã, industrial e comercial, com sede em Wittelsbacher-platz 2, D-8000 Munchen, República Federal Alemã, (inventores: Dr. Bodo Braun e Erich-Johann Bayer, residentes na Alemanha Ocidental), para "PROCESSO PARA A MEMORIZAÇÃO DE DADOS DE SINAIS DE VÍDEO E PIS POSITIVO PARA A REALIZAÇÃO DO PRO CESSO".

DESCRIÇÃO A presente invenção refere-se a um processo para a memorização de dados de sinais de vídeo, de acordo com o preâmbulo da reivindicação 1, bem como a um dispositivo para a realização deste processo. A memorização de sinais de vídeo ganha cada vez mais importância. Por exemplo, conhece-se a partir da revista Siemens Components 26, 1988, Heft 6, pãg. 240 a 245, uma concepção digital de televisão para a memorização de sinais de dados de vídeo da imagem de televisão. Graças a este disposi tivo de memorização é, por exemplo, possível, gravar os dados de sinais de vídeo recebidos no dispositivo de memorização e fa zer a sua leitura de saída, com uma velocidade dupla, duas vezes. Duplicam-se desse modo as frequências vertical e horizon-' tal, podendo desse modo eliminar-se completamente a cintilação • das grandes superfícies no "écran" até agora conhecida. Com o 1 N.

dispositivo de memorização é também possível, entre outras coisas, a supressão do ruído, a diminuição da "cross-color" e a ca racterística de imagem-na-imagem, a divisão da imagem em nove partes e o "zoom", nos televisores.

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Nas utilizações actuais da memorização de sinais de vídeo, empregam-se quadrículas de exploração da imagem com b pontos por linha e z_ linhas, não sendo em geral nem b nem z potências de 2. Apesar disso, estes dados são memorizados de modo tal que é possível um endereçamento separado dos pontos de imagem e das linhas de imagem por meio de contado res de endereços. Podem conceber-se as seguintes realizações de memórias: a) Utilização de componentes de memória especiais com organiza ção de linhas e colunas adaptada â quadrícula de exploração do sinal de vídeo; b) Utilização de componentes de memória normalizados, suportan do uma maior capacidade de memória; e c) Redução da informação da imagem a um formato talhado para a organização da memória de componentes de memória normalizados .

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Enquanto que a utilização de componentes de memória especiais com uma organização de linhas e colunas adaptada à quadrícula de exploração necessita de componentes de memória complementares adaptados â memorização de dados de sinais de vídeo, os quais são portanto mais caros, a solução indicada em c) é na realidade vantajosa, na medida em que i pos[ sível usar componentes de memória normalizados. Mas é necessário talhar a informação de imagem para a organização da memória, donde forçosamente resulta uma redução da informação da imagem. Se porém se desejar usar componentes de memória normalizados e não ter de suportar qualquer redução da informação de imagem, até agora isso só era possível utilizando componentes de memória normalizados com uma maior capacidade de armazenamento. Isso está ilustrado, por exemplo, na fig. 1, na qual se considerou uma imagem a armazenar (B) com 768 pontos de imagem e 320 linhas de imagem. Para armazenar esta imagem (B) é necessário, no caso de endereçamentos de pontos de imagem e de linhas separados, usar uma ou mais memórias normalizadas que, na sua totalidade, 2

apresentem uma organização da memória com 1 024 colunas e 512 linhas. A zona de endereços não utilizada é considerável e está representada a tracejado na fig. 1.

Portanto, a presente invenção propõe-se resolver o problema de proporcionar um processo para a memoriza ção dos dados de sinais de vídeo e um dispositivo para a realização do processo, com os quais se obtém uma melhor utilização das posições físicas de memória dos componentes de memória normalizados.

Segundo a presente invenção, o problema resolve-se com o processo indicado na parte de caracterização da reivindicação 1.

Formas de realização aperfeiçoadas do processo segundo a presente invenção sao objecto das reivindica ções secundárias.

Um dispositivo para a realização do pro cesso segundo a presente invenção é o objecto da reivindicação 10.

Uma variante aperfeiçoada preferida de£ te dispositivo é o objecto da reivindicação 11. 0 processo segundo a presente invenção para a memorização de dados de sinais de vídeo baseia-se portan to em que os x bits de endereço dos pontos de imagem e os γ bits de endereço das linhas são, pelo menos parcialmente, convertidos, nos seus códigos, de modo tal que, tendo em consideração os números de linhas e os pontos de imagem por linha convenientes para os sinais de vídeo, se obtém a utilização mais completa possível da capacidade da memória. Como os pontos de imagem e as linhas são escolhidos menores que uma potência de 2, pode--se, utilizando as combinações de bits que não aparecem, dos en dereços de bits, associar a cada endereço da imagem um endereço de memória próprio, de maneira inequívoca.

Descreve-se a seguir com pormenor a pre sente invenção com referência aos desenhos anexos, cujas figuras representam: A fig. 2, uma representação de princípio do processo segundo a presente invenção, no caso de uma ima gem a memorizar segundo a fig. 1; 3

A fig. 3, uma conversão de códigos de endereços possível, de acordo com a fig. 2; A fig. 4, uma matriz de reprodução para a realização da conversão de código segundo as fig. 2 e 3; A fig. 5, um dispositivo de conversão de código segundo as fig. 3 e 4 com multiplexadores comandados por um bit do endereço da imagem; A fig. 6, uma conversão de código de en dereços possível no caso da memorização de imagens com 288 linhas e 896 pontos de imagem; A fig. 7, uma matriz de reprodução segundo a fig. 6; A fig. 8, um dispositivo de conversão de código de acordo com a fig. 7 com multiplexadores comandados por um bit de endereço de imagem; A fig. 9, uma representação de dados de sinais de vídeo multiplexados em série, que se encontram num formato de endereços de 4:1:1; e A fig. 10, o esquema de blocos de um dispositivo segundo a presente invenção para a memorização de dados de sinais de vídeo.

Na fig. 2 está representado o processo segundo a presente invenção para a memorização de dados de sinais de vídeo para um componente de memória normalizado com 2m endereços de memória possíveis, dado a título de exemplo. Parte -se da hipótese de que se pretende memorizar uma imagem parcial ou uma imagem tota~l-4-B) -como se representa na fig. 1, ou sejam t 768 pontos de imagem„e 320 linhas de imagemj tendo que ser, segundo a presente invenção, 2m o menor possível, mas maior do que o produto do número de pontos de imagem pelo número de linhas de imagem. Como o produto do número de pontos de imagem b pelo número ^ de linhas de imagem é igual a 245 760, segundo a presente invenção deve escolher-se m = 18. Portanto é necessá-rio um componente de memória com 2 = 262 144 endereços de me mória possíveis. Este componente de memória normalizado i organizado convenientemente em 1 024 colunas e 256 linhas. | Como neste exemplo de realização é ne- * cessãrio um endereçamento separado dos 768 pontos de imagem por 4 10 bits de endereço, para 768 endereços de colunas na imagem, e de 320 linhas por 9 bits de endereço, para os 320 endereços das linhas na imagem, e o número de pontos da imagem é menos que 10 . q 2 e o numero de linhas e menor que 2 , segundo a presente invenção i possível fazer a conversão de código dos 10 bits de en dereço e dos 9 bits de endereço utilizando das combinações de bits que não aparecem, de modo tal que a cada endereço de imagem está associado um endereço próprio da memória normalizada. Esquematicamente isso está representado na fig. 1, inscrevendo os dados dos sinais de vídeo a partir da 256â linha no espaço até aí ainda não usado do componente de memória normalizado, ou seja no espaço de memória ainda livre a partir da 768ã coluna. As posições de memória (UA) finalmente não utilizadas estão indicadas a tracejado na fig. 2. Uma comparação da zona de endere ços não usada, tracejada, nas fig. 1 e 2 mostra com clareza que é possível, por meio da conversão de código, uma utilização melhor e portanto eficiente do espaço de memória do componente de memória normalizado. Em comparação com a fig. 1, é suficiente portanto um componente de memória normalizado ou um componente de memória normalizado com metade da capacidade para a memoriza ção da imagem.

Na fig. 3 indica-se uma conversão de cõ digo de endereços possível para o exemplo de realização representado na fig. 2. A conversão de código dos bits x de endereço Xq ... e dos bits de endereço yg ... yg faz-se utilizando as combinações de bits que não aparecem dos endereços da imagem. Como pode ainda explicar-se, em ligação com a fig. 4, a conversão de código dos bits x do endereço e dos bits ^ do endereço faz-se apenas para uma parte dos bits x do endereço e dos bits % do endereço. Neste exemplo de realização, faz-se a conversão de código dos dois bits x do endereço Xg e x^ e dos três bits do endereço yg, y^ e yg para obter quatro bits de endereço s^g, s16' s17 e S18 ãoS en<^ere5°s âe memória Sg ... S^g. Os bits de endereço de memória sQ a s7 correspondem aos bits de endereço de imagem yg a y^, como se representa na fig. 3 por linhas de ligação. Portanto, faz-se a conversão de código dos endereços m de imagem ao todo constituídos por 19 bits em endereços de memõ • ria de 18 bits. 5

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Na fig. 4 está indicada uma matriz de reprodução (AX) possível para a realização do processo segundo a presente invenção, para uma imagem segundo as fig. 2 e 3. Como a imagem ou a imagem parcial apresenta apenas 768 pontos de imagem, verifica-se que os bits de endereço xg e xg nunca podem ser simultaneamente "1". Para os bits de endereço y para o ende reçamento das linhas da imagem vale que, no caso de aparecer um bit de endereço yg = 1, os restantes bits χ de endereço, yQ a Υη, têm de ser sempre menores que 63. Portanto ficam disponíveis os bits de endereço y7 e yg, que tem de ser iguais a "O”, dos bits γ de endereço, e podem ser usados para os bits de endereço x<j e Xg. A matriz de reprodução (AX) então resultante está representada na fig. 4, juntamente com a sua prescrição de reprodução.

Na fig. 5 está representado um dispositivo de conversão de código (U) de acordo com a matriz de repro dução (AX) descrita na fig. 4. Este dispositivo de conversão de código (U) apresenta um primeiro multiplexador (MUX 1) e um segundo multiplexador (MUX 2), comandados pelo bit de endereço yg. 0 primeiro e o segundo multiplexadores (MUX 1) e (MUX 2) apresentam cada um dois comutadores susceptíveis de ser comandados pelo bit de endereço yg, em cujos terminais de saída (Al) a (A4) podem obter-se os bits de endereço (sl8) a (sl5) dos endereços de memória. Os terminais de entrada do primeiro multiplexador (MUX 1) e do segundo multiplexador (MUX 2) são, de acordo com a matriz de reprodução da fig. 4, ligados com linhas para os bits de endereço yg, y^, yg, x^ e xg ou colocados no estado lógico "1". Se, por exemplo, o bit yg do endereço for 0, então no primeiro terminal de saída (Al) do dispositivo de conversão de código, está o bit de endereço de memória (S^g), que corresponde ao bit de endereço y^. Mas se o bit de endereço yg for 1, então no terminal de saída (Al) está o valor lógico correspondente ao bit de endereço xg, e assim por diante.

Com o conhecimento da matriz de reprodu ção representada na fig. 4 (AX), esta realização do circuito não apresenta quaisquer dificuldades para um técnico, de modo que pode prescindir-se de uma representação mais pormenorizada.

Nas figuras seguintes 6, 7 e 8 descreve 6 -se o processo segundo a presente invenção com base numa imagem a memorizar com 288 linhas de imagem e 896 pontos de imagem. Se gundo a presente invenção, tem então de escolher-se m = 18. Por tanto, pode utilizar-se o mesmo componente de memória que na fig. 2. Na fig. 6 está representada uma conversão de código pos[ sível dos endereços de imagem. Oferece-se então uma conversão de código dos bits de endereço x7, Xg e Xg, bem como dos bits

Estes sete bits de endereço sao co de endereço γ5# γβ, y? e yg. dificados em seis bits de endereço de memória s^g a s^g. A matriz de reprodução (AX) pode ver-se na fig. 7. Utilizam-se então as informações seguintes sobre os endereços de imagem: os bits de endereço Xg, Xg e x^ nunca podem ser simultaneamente "1". Quando o bit de endereço Yg for igual a 1, então os bits de endereço y7, yg e y5 são iguais a "0". Portanto os bits de endereço y^, yg e y^ podem ser usados para bits de endereço Xg, xg e χ7· A matriz de reprodução (AX) então resultante apresenta a prescrição de reprodução representada na fig. 7.

Na fig. 8 está representado um dispositivo de conversão de código possível para a matriz de reprodução (AX) segundo a fig. 7. Este dispositivo de conversão de código (U) apresenta um terceiro multiplexador (MUX 3) e um quarto multiplexador (MUX 4), que apresentam respectivamente três terminais de saída (A5), (A6), (A7) e (A8), (A9) e (AIO), nos quais podem obter-se os bits de endereço de memória s^g a s^g. O terceiro multiplexador (MUX 3) e o quarto multiplexador (MUX4) dispõem, cada um, de três dispositivos comutadores, que são comutados pelo bit de endereço yg - de acordo com o seu valor lógico. Aos primeiros terminais de entrada do primeiro comutador do terceiro multiplexador (MUX3) está ligado o bit de endereço y7 e o bit de endereço Xg. Aos terminais de entrada de um segun do comutador do terceiro multiplexador (MUX3) estão ligados o bit de endereço yg e xg, enquanto que aos terminais de entrada do terceiro dispositivo comutador do terceiro multiplexador (MUX3) estão ligados os bits de endereço y^ e x7. Os bits de en dereço Xg, Xg e x7 estão, cada um, ligados a um terminal de entrada dos três dispositivos comutadores do quatro multiplexador (MUX4), em cujos outros terminais de entrada pode aplicar-se um 7

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valor lógico "1". Quando o bit de endereço yg tiver o valor lógico 0, os endereços de memória s^g a s^g que podem obter-se nos terminais de saída (Al) a (A6) do dispositivo de conversão de código (U) da fig. 8, correspondem aos bits de endereço y7, Yg/ Yg/ xg/ xg e x^. Se, pelo contrário, o bit yg de endereço que efectua o comando dos comutadores tiver o valor "l", então os bits de endereço de memória s 13' s14 e s15 = 1 e os bits de endereço de memória s^g, Β\η· s segue-se portanto uma conversão de código unívoca dos endereços de imagem em endereços de memória. Como pode usar-se a mesma ma triz de reprodução tanto para escrever como para ler os dados dos sinais de vídeo ou da memória normalizada, não é necessária a realização da matriz de reprodução inversa, que reproduza os endereços de memória em endereços de imagem. Com esta conversão de código segundo a presente invenção dos endereços de imagem em endereços de memória é possível de uma maneira simples utilizar eficientemente um componente de memória normalizado. Para configurar da maneira mais simples possível a matriz de reprodução, é conveniente, embora não absolutamente necessário, escolher o número de pontos de imagem e o número de linhas como diferenças ou somas de potências de dois, como é o caso nos exemplos atrás referidos ,10 08 „8 , „6 „10 - 2 ; - - “ ^g passam a ser x^, Xg e x^. Con - 27 e 288 = 28 + 25] (768 = 2Αν/ - 2υ; 320 = 28 + 26; 896 = 2 Mas podem prever-se outras realizações, como por exemplo 928 en dereços x e 282 endereços Uma outra forma de realização da presen te invenção prevê a inscrição dos dados de sinais de vídeo no componente de memória normalizado com os bits uniformemente encadeados. Isso é vantajoso para a utilização eficiente do espaço físico da memória em especial quando a largura das palavras de dados dos dados dos sinais de vídeo não coincidir com a largura das palavras de memória do componente de memória normaliza do. Se, por exemplo, os dados dos sinais de vídeo estiverem organizados em palavras de dados de 7 bits e a memória normalizada apresentar palavras de memória de 8 bits, então inscrevem-se 9 vezes palavras de 7 bits e 8 vezes palavras de 8 bits. De uma maneira geral pode dizer-se que para a utilização eficiente do espaço físico da memória, o número de palavras de memória por 8 ) * \

linha é escolhido aproximadamente a partir do número de palavras de dados por linhas multiplicado pela relação entre a largura da palavra de dados e a largura da palavra de memória. * Se os dados dos sinais de vídeo estive

J rem presentes como componentes multiplexados em série, por exem pio como sinais YUV (Y = luminância, UV = crominância), o processo segundo a presente invenção pode também ser usado. Um for mato de endereço possível e representado na fig. 9 é por exemplo 4:1:1, isto é, que a frequência de exploração para o sinal de leminância Y é quatro vezes mais elevada que a frequência de exploração para os sinais de crominância U e V. A frequência de exploração do sinal de luminância pode ser por exemplo 13,5 MHz e a dos sinais de crominância.U e V 3.375 MHz. Para as componen tes Y, U e V pode utilizar-se uma memória comum, mas também memórias separadas. Neste caso, para uma definição de 7 bits, ba£ ta, para cada componente, uma memória com o total de 2 Mbit.

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Na fig. 10 está representado o esquema de princípio de um circuito para a realização do processo segun do a presente invenção. 0 circuito apresenta pelo menos um dispositivo de memorização (SE), com terminais de entrada dos ende reços de memória (SPE), para o endereçamento de 2m endereços de memória possíveis, um terminal de entrada de dados (DE), bem co mo um terminal de saída de dados (DA) . Os dados de sinais de ví_ deo (EVD) a memorizar chegam através de uma linha de alimentação aos terminais de entrada de dados (DE) do dispositivo de me morização (SPE). Os dados de sinais de vídeo (AVD) que podem ser lidos a partir do dispositivo de memorização (SE) podem ser obtidos nos terminais de saída de dados (DA) . Através de vim dispo sitivo de comando (ST) é possível a memorização dos dados de s^L nais de vídeo (EVD) bem como a leitura de saída dos dados memorizados. Para isso, são associados, pelo dispositivo de comando, aos dados dos sinais de vídeo (EVD) endereços de imagem que podem ser obtidos nos terminais de endereços de imagem (BK). Estes endereços de imagem são constituídos por x bits de endereço para os endereços das colunas na imagem e, deles separados, y_ bits de endereço para os endereços das linhas na imagem. Quando da leitura dos dados dos sinais de vídeo (EVD) no dispositivo de memorização (SE), estes são associados aos endereços de ima- 9 %

gem correspondentes, pelo dispositivo de comando (ST). Através de um dispositivo de conversão de código (U), que já foi explicado com referência às fig. 5 e 8, pode associar-se inequivocamente cada endereço de imagem a um endereço da própria memória. Para isso, liga-se o dispositivo de conversão de código (U) entre os terminais de endereços de imagem (BK) e os terminais de endereços de memória (SPE). Os dados dos sinais de vídeo memori zados são lidos associando novamente aos dados dos sinais de vi deo memorizados os endereços de imagem, convertendo o código destes e finalmente fazendo a sua leitura com a cadência correc ta. 10

Claims

REIVINDICAÇÕES - lã - Processo para a memorização de dados de sinais de vídeo de pelo menos uma imagem parcial em componentes de memória normalizados com 2m endereços de memória possíveis, sendo endereçados através de endereços de imagem b pontos de imagem por meio de x bits de endereço e z_ linhas por y_ bits de endereço, com a condição de ser b < 2X e z < 2y, e sendo m, b, x e γ números inteiros positivos, caracterizado por 2m ser o mais pequeno possível, mas maior que o produto de b por z e por se converter a codificação dos x bits de endereço e dos bits de endereço utilizando combinações de bits que não aparecem dos endereços da imagem de modo tal que cada endereço de imagem que aparece seja associado de maneira inequívoca a um endereço de imagem próprio. - 2ã - Processo de acordo com a reivindicação 1, caracterizado por a conversão do código ser realizada com uma matriz de reprodução. - 3a - Processo de acordo com as reivindicações 1 ou 2, caracterizado por se utilizar pelo menos um bit dos bits de endereço x ou um bit dos bits de endereço y_ para o comando da conversão de código.

4§ - Processo de acordo com qualquer das rejL vindicações 1 a 3, caracterizado por se converter o código de apenas ss bits de endereço dos primeiros bits de endereço x e r bits de endereço dos segundos bits de endereço ^ em £ bits de endereço dos endereços de memória, escolhendo-se s<x e r <y e p < s + r. - 5a - Processo de acordo com qualquer das rei^ vindicações 1 a 4, caracterizado por os dados de sinais de vídeo serem multiplexados em série. - 6§ - Processo de acordo com qualquer das rei vindicações 1 a 5, caracterizado por se memorizarem pelo menos 768 pontos de imagem por cada linha e pelo menos 288 linhas. - 7fl - Processo de acordo com qualquer das rei^ vindicações 1 a 6, caracterizado por se memorizar uma meia imagem. - 83 - 12

Processo de acordo com qualquer das rei^ vindicações 1 a 8, caracterizado por os dados dos sinais de vídeo serem memorizados entrelaçados ao nível dos bits, sendo o número de palavras de memória por linha escolhido aproximadamen te igual ao número de palavras de dados por linha multiplicado pela relação entre o comprimento da palavra de dados e o compri mento da palavra de memória. - loe - Circuitos para a realização do processo de acordo com as reivindicações 1 a 9f caracterizado por compre ender: - um dispositivo de memória (SE) com terminais (SPE) de entra da de endereços da memória para o endereçamento de 2m endereços de memória possíveis, um terminal (DE) de entrada de dados, bem como um terminal (DA) de saída de dados, - um dispositivo de comando (ST), que associa aos dados dos sinais de vídeo endereços da imagem que podem ser derivados de terminais (BK) dos endereços da imagem, constituídos por bits de endereço x separados para o endereçamento dos pontos de imagem e segundos bits de endereço para o endereçamento das linhas, e comanda a memorização dos dados dos sinais de vídeo, - um dispositivo conversor de código (U), ligado entre os ter 13 ϊ minais (BK) de endereços da imagem e os terminais (SPE) de entrada de endereços da memória e por meio do qual se associa a cada endereço da imagem, de maneira unívoca, um endereço próprio de memória; e meios para a leitura de saída dos dados dos sinais de vídeo do dispositivo de memória (SE). - lia - Circuitos de acordo com a reivindicação 10, caracterizados por o dispositivo conversor de código (U) apresentar multiplexadores (MUX1,MUX2;MUX3,MUX4) comandados por pelo menos um bit dos endereços da imagem. A requerente reivindica a prioridade do pedido de patente europeia apresentado em 14 de Julho de 1989, sob o no. 89112979.3. 12 de Julho de 1990 íísiciAii ©l jpsçtPiisfoiJfá Lisboa, ©AASSEI TKIM,

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