PT93050B - Aparelho e processo para o processamento de sinais - Google Patents

Description

DESCRIÇÃO

DA

PATENTE DE INVENÇÃO

N.° 93 050

REQUERENTE: BANG & OLUFSEN A/S, dinamarquesa, industrial e comercial, com sede em Peter Bangsvej 15, DK-7600 Struer, Dinamarca.

EPÍGRAFE: APARELHO E PROCESSO PARA 0 PROCESSAMENTO

DE SINAIS

INVENTORES: Gert Lykke Moeller.

Reivindicação do direito de prioridade ao abrigo do artigo 4.° da Convenção de Paris de 20 de Março de 1883.

Grã-Bretanha em 03 de Fevereiro de 1989, sob o n⁹ 8902414.5 e do pedido norte-americano, em 19 de Outubro de 1989, sob o n^e . 424,112.

>NPI MOD Π3 RF 1S732

Descrição da patente de invenção de Bang e; Olufsen A/S, dinamarquesa, industriai e comercial, com sede em Peter Bangsvej 15, DK-7600 Struer, Dinamarca, (inventor: Gert Lykke Moeller, residente na Dinamarca), para APARELHO E PROCESSO PARA 0 PROCESSAMSETO DE SINAIS

Descrição

A presente invenção refere-se a um aparelho e aos processos para processar sinais, por exemplo sinais usados para fins de comunicação ou controlo. E particularmente aplicável ao processamento de sinais que podem consistir num certo número de componentes cada um dos quais representativo de um aspecto de uma entidade física, proporcionando a presente invenção meios para melhorar o conteúdo de informação ou reduzir a incerteza de tais sinais.

São conhecidos sistemas de processamento de sinais que processam sinais constituídos por um certo número de componentes de acordo com uma informação pré-determinada acerca de relações entre os componentes. Os chamados sistemas de inteligência artificial empregam processadores que representam relações conhecidas, em algumas formas de representação, de regras e aplicam a represen- 1 -

tação de regras a um sinal de entrada para produzir um sinal de saída com um maior conteúdo de informação. Convencionalmente, a representação de regras pode conter um grande número de relações lógicas entre os componentes possíveis do sinal de entrada (que, em termos gerais, representam informações conhecidas acerca da entidade física) efectua-se um processo de husca através da reprsentação de regras numa tentativa de deduzir outras relações e outra informação. Durante o processo de busca podem estabelecer outras regras e pode ter-se de armazenar uma grande quantidade de informação referente aos resultados da aplicação de regras individuais já visitadas. Assim, um problema encontrado nos sistemas convencionais é que podem tornar-se muito grandes as necessidades de memorização. Isso mostrou-se eer inconveniente quando se pretende realizar praticamente sistemas convencionais em aparelhos de processamento em escalas reduzida, por exemplo em sistemas microcomputadores.

Tem também sido desenvolvido um esforço considerável para estabelecer estratégias de busca, numa tentativa de encontrar técnicas para chegar rapidamente à informação pretendida, mas nenhuma dessas técnicas é inteiramente satisfatória.

Considerada num dos seus aspectos, a presente invenção proporciona um aparelho de processamento de s inais para reduzir a incerteza de um sinal de entrada que pode ser constituído por vários componentes, compreendendo meios para armazenar uma reprsentação por um sinal de conjuntos de combinação dos referidos componentes que indica se as combinações são possíveis, meios para receber o referido sinal de entrada e identificar qualquer conjunto que contém informação acerca de um componente do referido sinal de entrada que é determinado, meios para identificar a partir do conjunto identificado respectivo as combinações consistentes com os valores das componentes do sinal de entrada, e meios para determinar a partir das combinações

identificadas informação acerca do valor de pelo menos um componente do sinal de entrada.

Considerada num outro dos seus aspectos a presente invenção proporciona nm processo para aumentar o teor de informação de um sinal de entrada pela utilização de informação de regras armazenadas, compreendendo o armazenamento do sinal em meios de registador, sob a forma de vários pares de dois bits, correspondendo cada um a uma variável do sinal de entrada, sendo a informação de regras armazenada como palavras binárias, cada uma delas representando uma combinação admissível das variáveis, ordenadas da mesma maneira que no sinal de entrada, tomando todos os primeiros bits dos pares como uma primeira componente do sinal e os segundos bita com uma segunda componente do sinal, a combinação numa relação OU de uma palavra binária de uma regra com uma das primeiras e segunda componentes, a combinação numa relação OU do complemento da palaavra binária com a outra das primeiras e segunda componentes e o armazenamento das combinações resultantes em meios de registador, como um sinal de saída.

Considerada numterceiro dos seus aspectos, a presente invenção proporciona um processo de processamento de dados de acordo com a informação contida num conjunto de regras, cada uma das quais exprime uma relação entre um certo número de variáveis, compreendendo a conversão de cada regra num certo número de primeiras pallavras binárias que indicam se sim ou não combinações particulares de variáveis são admissíveis e um segundo conjunto de palavras binárias correspondentes a uma regra e indicando quais as variáveis implicadas nessa regra, correspondendo bits individuais nas primeiras e segundas palavras a variáveis individuais, ordenadas pela mesma ordem em todas as primeiras e segundas palavras, a tomada de dados contendo valores conhecidos de pelo menos uma das referidas variáveis, a identificação a partir das segundas palavras d«

qualquer regra que implique a variável ou variáveis conhecidas, a selecção das primeiras palavras que correspondem às regras identificadas e a utilização das palavras seleccionadas para determinar o valor de pelo menos uma outra variável.

Considerada num quarto dos seus aspectos, a presente invenção proporciona um aparelho de representação de regras para processar informação contida num conjuntc de regras, exprimindo cada uma delas uma relação entre um certo número de variáveis, compreendendo uma memória de regras disposta para armazenar palavras binárias, cada uma das quais indica se sim ou não uma combinação particular de variávèis é admissível, incluindo as referidas palavras bits que represe tam as variáveis respectivas nas combinações, uma memória de controlo disposta para armazenar palavras binárias respectivas para cada regra, indicando os bits de cada palavra se uma variável particular está implicada na regra correspondente e sendo a ordem das variáveis associadas com as palavras da memória de regras a mesma que a das palavras da memória de controlo, e meios de endereçamento que proporcionam acesso a cada palavra binária na memória de regras de uma regra particular em resposta a uma saída da memória de controlo que indica que é necessária a regra particular.

D_e preferência, as componentes do sinal de entrada compreendem representações binárias de aspectos de uma entidade física; mais preferentemente, os meios para armazenar estão dispostos para armazenar uma matriz de códigos binários, representando cada um uma combinação das referidas componentes que se sabe ser possível.

Vão agora deecrever-se certas formas de realização da presente invenção com referencia aos desenhos anexos, cujas figuras representam:

A figura 1, o conceito geral de um processo de processamento de sinais segundo a presente invenção;

A figura 2, três tipos possíveis de representação de conhecimento;

A figura 3, um esquema de blocos do aparelho de processamento de sinais segundo a presente invenção ;

A figura 3a, o fluxo principal de dados do aparelho ilustrado na figura 3, na forma de fluxograma;

A figura 3b, o funcionamento da unidade de exploração da base de regras da figura 3, na forma de fluxograma;

A figura 3c, o funcionamento da unidade de consulta das regras ilustrada na figura 3, na forma de fluxograma;

A figura 3d, o funcionamento da unidade de determinação das regras na forma de fluxograma;

A figura 4, com mais pormenor, a unidade de consulta das regras da figura 3;

A figura 5, o conteúdo dos registadores no aparelho das figuras 3 e 4;

A figura 6, a estrutura da base de regras do aparelho das figuras 3 e 4;

A figura 7, o processamento de uma regra individual;

A figura 8, um fluxograma das fases efectuadas na unidade de consulta das regras das figuras e 4;

- 5 ‘άνβΙ^'Ά -'-w-*»

A figura 9, ο processo lógido para identificar regras a visitar realizando pela unidade de exploração da base de regras da figura 5;

A figura 10, o mesmo processo que na figura 9, numa segunda iteração;

A figura 11, os resultados das consultas das regras das figuras 9 e 10;

A figura 12, um processo de consulta de regras usando uma representação das regras como matrizes;

A figura 13, a máquina de inferência da figura 3, aumentada com uma unidade de determinação de regras e outros registadores;

A figura 14, processos de determinação de regras derivadas;

A figura 15, o processo de demonstração de teoremas; e

A figura 16, o processo de abdução.

Fazendo referência em primeiro lugar à figura 1, o aparelho de processamento de sinais está disposto para receber um sinal de entrada, designado por vector de estado de entrada (SV), e para o converter num sinal de saída o vector de estado de saída, peia aplicação de informações contida numa base de regras. 0 vector de estado de entrada pode conter informações em algumas das posições (si) e (sN) acerca de aspectos conhecidos de uma entidade física, por exemplo os estados de sensores, mas geralmente outros componentes do vector de estado de entrada serão desconhecidas. A função do aparelho e do processo para o h

’^T'*T7r'vr**>7*. ?.W .l»'.b

processamento de sinais é determinar algumas ou todas as copponentes desconhecidas quando a base de regras o permitir. Diz-se que o vector de estado de saída é a conjugação do vector de estado de entrada e da base de regras.

No sistema presente, os valores possíveis armazenados no vector de estado tem cada um uma de quatro formas de dois bits possíveis, que tem os seguintes significados:

verdadeiro falso tautologia (indefinido ou não interessa) contradição

A figura 2 mostra três maneiras posiveis de representar uma forma digital uma relação proposicional entre três aspectos de um sistema físico. Lá-se a seguinte regra a título de exemplo:

Se o sistema está em reserva, ou não está presente nenhum disco, então o prato do gira-discos não está a rodar.

A figura mostra três variáveis de estado binárias RESERVA, DISCO e A RODAR. Notar que esta regra nada diz sobre certas combinações das variáveis, permitindo assim que o prato do gira-discos não esteja a rodar se estiver presente um disco mas o sistema não estiver em reserva. A figura 2a representa uma representação em forma de matriz desta regra, na qual cada um dos 8 bits nas caixas está associado com uma das 8 combinações das três variáveis e indica se sim ou não essa combinação é admissível. Esta forma de representação tem os inconvenientes de estar armazenada mais informação que a necessária e de a matriz poder tornar-se muito grande e difícil de endereçar quando

número de variáveis se tornar grande.

A figura 2b representa a regra na for ma de índices positivas, na qual estão listadas apenas as combinações permitidas. A figura 2c mostra a forma de índices negativa, que lista as combinações não permitidas.

Fazendo agora referência à figura 3, estão representadas as componentes principais do aparelho de processamento do sinal, também designado por máquina de inferência. 0 aparelho compreende uma memória de base de regras (2), que é uma memória na qual estão armazenadas as regras, de preferência sob a forma de índices positiva. Deve notar-se que as regras (as colunas na figura) não terão todas a mesma dimensão, dependendo do número de combinações legais em cada regra. Isso está indicado pelos sufixos diferentes C, J, D e S. Além disso, o aparelho inclui uma memória (1) da estrutura das posições (PS), que indica a relação entre as regras e as variáveis, isto é, que regras envolvem que variáveis. Por exemplo, será armazenado um 1 binário na posição Bij se a variável Vj estiver implicada na regra Ri. A informação medida a partir de ambiente é armazenada no registador do vector de entrada (10) e o aparelho inclui uma unidade de consulta das regras (5) que opera nos conteúdos deste registador, usando a informação contida na memória (1) da estrutura das proposições e na memória da base de regras (2) para proporcionar novos valores no registador (10) de vectores de estado, com toda a informação nova deduzida. Durante este processo, é mantida uma lista no vector de explanação (7) dos números de regras que conduziram à informação nova e, se se encontrar uma contradição, o número da regra que dá uma contradição é armazenada no registador (6) dos números das regras de contradição. As regras que são consultadas são determinadas com base na informação na memória (1) da estrut ura das proposições por uma unidade de exploração da base de re gras (3), um registador (4) da lista de regras e registado8

res (8) e (9) de controlo de variáveis e de controlo de regras, como se descreverá com mais pormenor mais adiante.

fluxo de dados principal no aparelho está ilustrado no flu· xograma da figura 3a. Proporciona-se um resumo escrito na linguagem APL para cada bloco do fluxograma, junto dos blocos do fluxograma da figura 3a.

Antes de prosseguir com uma descrição mais pormenorizada do aparelho vai explicar-se o procedimento de processamento de informação (inferência), com referência a um caso muito simples de apenas uma regra. Suponhamos, por exemplo, que a regra é:

Se A ou não B, então não C.

Esta regra é transformada para a forma de índices positiva:

ABC 0 0 0 0 10 0 11 10 0 110

Suponhamos que o estado de entrada A é verdadeiro; B e G são desconhecidos” é medido a partir do ambiente. Assim, temos o vector de estado de entrada:

A 0 1

Β 1 1

C 1 1

A unidade de consulta de regras é eficiente para identificar todas as linhas da matriz de regras que satisfazem às limitações do vector de estado de entrada. Neste exemplo são apenas as duas últimas linhas. Cada coluna da sub-matriz que contém apenas as linhas identificadas

é então ensaiada: se uma coluna contiver tudo 1, a variável de e stado correspondente está limitada a ser verdadeira; se todos os valores na coluna forem 0, a variável de estado está limitada a ser falsa; e se aparecerem quer 0, quer 1 a variável de estado é indefinida (tautologia). Temos assim o seguinte vector de estado de salda, depois da consulta:

com a seguinte interpretação: A é verdadeiro e C é falso; B é desconhecido.

Voltando agora a· uma descrifcão mais pormenorizada da forma de realização preferida, vamos discutir primeiramente a memória da base de regras (2) e a memória (1) da estrutura das proposições. Uma condição prévia para proporcionar processos de inferência simples é uma representação sem ambiguidade e compacta do conhecimento. Nos sistemas convencionais, ambos os bem conhecidos elementos de conhecimento, designadamente regras e factos, estão armazenados na mesma base de conhecimentos. Na presente invenção faz-se uma distinção clara entre regras e factos: as regras ou funções proposicionais são armazenadas na memória da base de regras (2) e os factos são armazenados no registador (10) de vectores de estado. Expressões simples e proposições simples tais como A e B, A ou não A (tautologia) e A e não A (contradição ou inconsistência) são considerados como factos e não como regras.

Num sistema prático, tem de proporcionar-se uma interface de operador (conhecida como um compilador) para converter regras expressas por um operador em relações lógicas para a forma binária (de preferência na forma de indices positiva) usada na memória da base de

règras. 0 compilador pode também verificar a redundância na informação de e ntrada e a inconsistência com regras anteriores. A primeira pode ser efectuada com a técnica de demonstração de teoremas descrita mais adiante, e a última com a técnica das regras -derivadas. Com a tecnologia corrente a forma de índices positiva é a mais apropriada, devido à elevada velocidade de consulta das regras, mas podem usar-se outras formas, se se preferir.

Na memória da base de regras (2) cada combinação de bits legal numa regra é armazenada numa posição de memória endereçável, por exemplo numa palavra de 16 bits. Como atrás se mencionou, as regras podem ter dimensões diferentes; assim, a primeira regra pode ocupar C palavras e a segunda J palavras. A ordem das combinações legais individuais numa regra não tem importância para o funcionamento da presente invenção. No entanto, a ordem das variáveis de estado e importante por causa do mecanismo de endereçamento usado, como será descrito. As variáveis em qualquer regra são ordenadas de acordo com um esquema comum, de aqui em diante designado por conjunto ordenado ou domínio. Isso torna possível fazer um endereçamento muito simples de regras e variáveis.

Como se mencionou, a memória (1) das estruturas de proposições indica a relação binária entre regras e variáveis. Bij é 1 se a variável j se encontrar em i; caso contrário é 0. Podemos considerar o conteúdo da memória de estruturas das proposições (ou memória PS) como informação de endereçamento fundamental, que é usada para determinar quais as regras a visitar. Na fig.

dá-se um exemplo simples que ilustra o conteúdo da memória (2) da base de regras e da memória PS (1). Esse exem pio refere-se às duas regras seguintes:

Regra 1: Se o sistema está em reserva activa, ou não está presente qualquer disco, então o

prato do gira-discos não está a rodar.

Regra 2 : 0 captador de som está ligado se e só se o prato do gira-discos está a rodar.

Escolhe-se uma ordem para as variáveis para ser aplicada em todo o sistema, por exemplo a ordem alfabética. As regras são transformadas para a forma de índices positiva (combinações legais), com as variáveis ordenadas de acordo com um esquema ou domínio pré-definido.

Os padrões binários são armazenados na memória da base de regras (2). A estrutura de proposições correspondentes é armazenada na memória PS (1). Isto indica com clareza que a regra 1 envolve RESERVA ACTIVA, DISCO a A RODAR e a regra 2 envolve CAPTADOR DE SOM e A RODAR. As variáveis dentro das palavras das regras são ordenadas de acordo com o domínio comum, de modo que a informação na memória PS indica que variável os bits das palavras das regras representam. A operação da unidade (3) de exploração da base de regras está ilustrada no fluxograma da figura 3b (proporciona-se também o código APL respectivo).

Em alternativa, a informação armazenada na memória PS pode ser representada numa das seguintes formas de índices:

1) Todos os índices de variáveis associadas com uma regra representados como um vector inteiro.

2) Todos os índices das regras associa dos com uma variável representados como um vector inteiro.

Assim, as representações alternativas da informação PS na figura 6 são:

1) Regra 1:154 Regra 2 : 2 5 .ou

2) Var 1 : 1 Var 2 : 2 Var 5:12 Var 4 : 1

Vai agora explicar-se com mais pormenor a unidade (5) de consulta das regras, fazendo primeiro referência ao processamento de uma regra simples única. A operação da unidade de consulta (5) está ilustrada na fig. 5c, na forma de fluxograma. A figura 7 representa a regra simples Se o sistema está em reserva activa, ou não está presente qualquer disco, então o prato do giradiscos não está a rodar.

estado de entrada medido a partir do ambiente considera-se ser o sistema está em reserva activa, que dá o vector de estado de entrada SV. A. A unidade de consulta das regras identifica linhas na matriz de regras que satisfazem à limitação do vector de estado, isto é, as áreas soiabreadas. Como atrás se referiu, ensaiam-se todas as colunas na submatriz sobreada e deduz-se que qualquer coluna contendo sá 1 ou só 0 tem o valor limitado verdadeiro ou falso, respectivamente. Assim, o vector de estado de saída representado é determinado, com a interpretação quando o sistema está em reserva activa, o prato do gira-discos não está a rodar; não se sabe se está ou não presente em disco.

Neste processo, o vector de estado de entrada pode dizer-se que está conjugado com a regra e que o conjunto projectado sobre qualquer eixo determina o vector de estado de saída correspondente. Se se representar a regra na forma de índices positiva, este processo pode ser realizada na prática com um reconhecimento dos padrões binários muito simples, que é fácil de executar com

circuitos físicos. Com referência às figuras 4 e 8, no registador (10) dos vectores de estado está retido um vector de estado global e usam-se registadores de estado locais (SV(1) e SV(2) na consulta das regras, que retem respeo tivamente o bit menos significativo e o bit mais significativo do vector de estado. A fim de optimizar a velocidade de execução, armazenam-se as limitações de entrada do vector de estado em dois outros registadores TV (registadores de variáveis verdadeiras) e BV (registadores de variáveis limitadas, isto é, que se sabe serem verdadeiras ou falsas). A unidade de inicialização (5.1) determina o endereço das regras e o vector de estado de entrada local por meio de um vector de estado global (10) e da memória (1) das estruturas das proposições. Inicialmente, os registadores dos vectores de estado locais são repostos no zero. Assim, no exemplo presente, os valores iniciais dos registadores locais são:

SV(1) = ... 000

SV(2) = ... 000

TV =...001

BV =...001

Os passos da figura 8 são efectuados na unidade de exploração e projecçâo (5.2) para uma regra com N palavras (W1,W2)...., WN). No passo (8.1), ajusta-se ε zero um contador temporário i e no passo )8.2) carrega-se a palavra corrente. No passo (8.3) determina-se a palavra corrente satisfaz às limitações do vector de estado e, se não satisfizer, carrega-se a palavra seguinte, através dos passos (8.4) e (8.5). Se satisfizer, ensaia-se a palavra ainda através dos passos (8.6) e (8.7) que, com efeito, combinam com uma operação OU os bits respectivos da palavra da regra com os bits superiores correspondentes do vector de estado local e combinação com uma operação OU o complemento da palavra da regra com os bits inferiores do vector de estado local. Deve notar-se que os passos (8.6) e (8.7) podem ser realizados por qualquer ordem, sendo de fs

to possível executar estas operações em paralelo para aumentar a velocidade. 0 processo termina quando se tiverem ensaiado todas as palavras como se indica pelo passo (8.5)

Neste exemplo, o resultado deste processo será:

SV(1) =110 SV(2) =101 com a seguinte interpretação

SV(1) SV(2)

DISCO 1 0

A RODAR 1 0

Reserva activa 0 1 (tautologia) (falsa) (verdadeira)

A variável de controlo e explicação (5.3) actualiza o vector de estado global e os registadores de controlo e explicação globais, de acordo com os registadores dos vectores de estado de saída da locais (SV(1) e SV(2). 0 vector de estado global (10) é actualizado a partir dos sub-registadores locais individuais (SV(1) e SV(2). Os endereços das variáveis são lidas a partir da memória PS. Se se verificar que o vector de estado de saída está em contradição, actualiza-se o registador CRN (6) com o índice ou informação de endereçamento análogo da regra de contradição e interrompe-se depois a busca do estado.

vector de explicação EV (7) é actua lizado se forem deduzidas uma ou mais variáveis durante a consulta das regras. No exemplo atrás mencionado, deduziu-se que A RODAR á falsa. Portanto, coloca-se o índice da regra ou informação de endereçamento análogo no elemento A RODAR do registador EV. 0 índice é lido a partir da memória PS.

Analogamente, o registador de controlo de variáveis VC (8) é actualizado se se deduzirem uma ou mais variáveis durante a consulta das regras. Mais uma vez, no exemplo atrás mencionado se coloca um 1 lógido no elemento A RODAR de (VC). Notar que apenas variáveis limitadas de novo são identificadas no registador (VC) para o controlo das regras, como se descreverá mais adiante. 0 vector de controlo de regras (RC) (9) é actualizado se o número de tautologias no vector de estados de saída locais for 0 ou 1. Coloca-se então um 0 lógido no índice RC da regra corrente, o que tem o efeito de a regra não ser contro lada de novo.

No final da consulta das regras, a informação inferida de novo está disponível para todas as outras regras e para o a mbiente exterior.

Em algumas circunstâncias, por exemplo num denominador sistema de controlo de acontecimentos de estado, pode ser desejável fazer apenas uma consulta da base de regras, de modo que apenas se determinam as consequências a apenas num nível da entrada corrente. Porém, muitas aplicações exigirão a determinação da máxima quantidade de informação adicional e, nesse caso são necessárias outras consultas da base de regras (realimentaçãa de regras)

Portanto, um outro aspecto importante, no caso do controlo de acontecimentos de estado, é a distinção entre variáveis de entrada (independentes) e de saída (dependentes). Uma ampliação muito simples da técnica de consulta das regras até agora mencionada torna possível utilizar a máquina de inferência como controlador de acontecimentos de estado, bem como uma máquina de dedução. Podemos considerar as regras de acontecimentos de estado como regras dinâmicas, que estabelecem o mapa dos estados do sistema num novo estado, e as funções proposicionais normais como regras estáticas, que representam um espaço de estados

estáticos

Cada uma das regras é complementada com um preâmbulo de entrada/saída que descreve quais as variáveis são de entrada e de saída (respectivamente 1 e 0 lógicos).

Consideremos por exemplo a regra:

(A ou B) = C. Se escolhermos A e B como variáveis de entrada, tomaremos a seguinte representação binária interna:

ABC

1/0	1	1	0
RW1	0	0	0
RW2	0	1	1
RW3	1	0	1
RW4	1	1	1

As palavras das regras (RW1 ... RW4) estão na forma de índices positiva normal. Nesta forma de realização, A e B são independentemente} e cada combinação de A e B está associada a um valor de saída.

Quando a regra for consultada, ao registador (BV) é atribuída o valor da conjugação do preâmbulo l/θ e do valor BV corrente:

BV = 1/0 e BV

No caso de uma regra sem qualquer distinção entre entrada e saída (uma regra estática normal) todas as variáveis são tratadas como de entrada.

Se a regra for dinâmica, o registador RC não é actualizado depois da consulta das regras. Neste caso, a busca de um equilíbrio pode implicar várias consultas da mesma regra.

Resta forma de realização, não se permite a mistura de regras estáticas e regras dinâmicas na mesma base.

Vai agora descrever-se o funcionamento global da máquina de inferência com ênfase particular no tratamento de várias regras. Acabou de se descrever a conjuBçãõ.de uma única regra e das variáveis do vector de estado correspondente, isso faz-se repetidamente na unidade de consulta de regras (5). Porém, numa base de regras com mais de uma regra, essa base de regras tem de ser explorada para identificar regras para consulta. Qualquer regra que possa deduzir informação nova é uma candidata e tem de ser visitada. 0 módulo de busca independente da máquina de inferência é a rede (3) de exploração da base de regras, que gera os números das regras candidatas armazenadas no registador RL de listas de regras (4). Os critérios para visita às regras são que pelo menos um dos eixos tem de estar limitado a verdade ou falsidade, isto é, a regra envol ve uma variável no vector de entrada que é determinada, e o vector de estado local corrente não foi anteriormente um vector de estado de entrada da mesma regra. Todas as regras candidatas com um eixo comum podem ser executadas em paralelo. Quando as candidatas são consultadas tem de efectuar-se uma nova busca (a retroacção do controlo das regras na figura 3) para encontrar um novo conjunto RL de regras candidatas.

A transformação do vector de estado termina quando se tiver atingido um mínimo de tautologias (ou um mínimo de interteza no sinal representado por SV); isto é, quando a lista de regras candidatas RL estiver vazia, ou quando se identificar uma contradição durante a con sulta. No exemplo da figura 6, com a informação de entrada o sistema está em reserva activa os conteúdos do vector de estado são

1

1

Ο 1

Os conteúdos do registador de controlo de regras serã

RC = 1 1

Um l lógico no registador de controlo de regras significa que a regra correspondente deve ser procurada. Um 0 torna possível abandonar a regra como regra candidata. No caso presente, ambas as regras são aceites para ser visitadas. 0 registador de controlo de variáveis tem os valores seguintes:

VC = 0 0 0 1.

Aqui, um 1 lógico significa que a variável correspondente é identificada como tendo sido limitada desde a última busca de estados. Em caso de omissão todas as variáveis limitadas no vector de estado de entrada são identificadas com um 1.

Uma lista de regras candidatas é determinada por meio da unidade (3) utilizando a informação proveniente de VC, RC e da memória PS, como se ilustra na figura 9. A expressão matemática é: RL^ = RC_i e (ou(VC e PS)^). Por outras palavras, a palavra de controlo das variáveis é combinada por uma relação E com cada linha, separa damente, de PS e depois combinam-se por uma relação OU os resultados para determinar em que regras ocorrem as variáveis limitadas em VC, como se indica na primeira linha da figura 9. 0 resultado é conjugado com RC, elemento por elemento, como se ilustra na segunda linha da figura 9. 0 registador RC de controlo das regras pode ser acessível ao utilizador, de modo que o utilizador pode exaluír regras da busca.

Todas as regras identificadas no registador RL das listas de regras são consultadas. Neste caso, apenas a primeira regra é candidata. Como atrás se ilustrou, o resultado da consulta é uma dedução de que A RODAR é falsa. Esta informação pode implicar novas deduções noutras regras. Portanto, coloca-se a variável A RODAR em 1” no registador VC;

VC = 0 0 1 0.

Actualiza-se também o vector explicação EV (7), A terceira variável foi deduzida na regra 1, sendo assim armazenado o valor inteiro 1 na terceira posição de EV:

EV = 0 0 1 0

Se a consulta das regras tivesse conduzido a uma contradição, o registador CRN (6) seria actualizado com o número da regra corrente e terminaria a busca.

Não é possível deduzir mais informação da regra corrente devido ao facto de dois dos três eixos estarem limitados. Coloca-se portanto um zero no registador de controlo de regras RC para impedir outras visitas a esta regra:

RC = 0 1

A unidade de exploração da base de regras é agora reactivada para efectuar a retroacção do controlo da regras e para determinar uma nova lista de regras.

processo está representado na figura 10 e é semelhante ao da figura 9. 0 registador VC é inicializado para zero.

A regra 2 é a única regra para consulta na lista e é consultada num processo semelhante ao descrito atrás com referência à figura 7. 0 resultado está reprsentado na figura 11. Nas variáveis do vector de estado aqui (e na figura 16, mais adiante) os valores 0 e 1 são usados para abreviadamentu

representar falso e verdadeiro. Todas as variáveis na regra 2 estão agora limitadas e assim RC é actualizado com um zero.

RC = 0 0

Na regra 2 deduziu-se a variável CAPTADOR DE SOM e assim o vector EV é actualizado:

EV = 0 2 1 0

Verifica-se de novo a retroacção do controlo das regras para reactivar a unidade de exploração da base de regras, mas desta vez o vector de controlo das regras RC é zero e a lista de regras é zero, terminando assim a dedução.

Naturalmente, num caso mais complexo podem deduzir-se mais de uma variável numa consulta das regras.

A forma de índices positiva da representação das regras foi atrás descrita em particular. Porém, pode também usar-se a representação com matrizes como se mostra na figura 12. A figura 12a mostra a mesma regra usada nos exemplos anteriores com matrizes de três dimensões. Mais uma vez, o exemplo admite a entrada RESERVA ACTIVA como verdadeira. 0 conjunto do vector de estado de entrada e da regra é uma matriz com a mesma estrutura que a regra (Figura 12b) e a projecção sobre cada eixo é efectuada por meio da função OU (operação de disjunção). Obviamente, a projecção nos eixos de limitação da entrada darão uma saída equivalente. Assim, apenas é necessário fazer a projecção nos eixos não limitados (tautologia). Esta é uma realização prática alternativa da consulta das regras; porém, ela exige uma busca de padrães mais complicada e com a tecnologia corrente a forma de indices positiva proporciona a maior velocidade de consulta.

As bem conhecidas técnicas de inferência tais como resolução, modus ponens ou modus tollens podem ser realizadas facilmente por meio da transformação do vector de estado atrás descrita. Porém, inferências mais complexas ou compósitas, tais como a determinação de regras derivadas, a demonstração de teorema e a abducção podem ser efectuadas pelo aparelho segundo a presente invenção. A figura 13 mostra a máquina de inferência ampliada com uma unidade (12) de determinação de regras. A figura 3d ilustra, na forma de um fluxograma, uma forma de realização preferida do funcionamento da unidade (12) de determinação de regras. 0 vector de entrada VL contém valores inteiros que indicam as variáveis envolvidas. No exemplo da figura 14, o problema consiste em determinar a relação derivada entre as variáveis CAPTADOR DE SOM e RESERVA ACTIVA; assim VL = 2 4. A relação é determinada ensaiando a validade de todas as combinações das variáveis. Se a saída CRN (número de regra de contradição) for 0, a combinação é válida; caso contrário é inválida. As quatro combinações possíveis estão representadas na figura 14 e os resultados são armazenados no registador de regras derivadas. A relação pode ser reconhecida como uma relação NAND: isto é, nunca aparecerão ao mesmo tempo sistema em reserva activa e captador de som ligado. Por meio de CRN, EV e PS é fácil elaborar uma lista de explicação com todas as regra envolvidas na inferência;

ERL =1 1, isto é ambas as regras estão envolvidas.

A figura 15 ilustra o principio da demonstração de teoremas, que se baseia na técnica de determinação de regras derivadas, 0 problema consiste em provar que o conjunto de regras pré-definido implica uma conclusão definida pelo utilizador. Neste caso, a relação derivada entre as variáveis e a conclusão é comparada, elemento por elemento, com a representação binária da conclusão. Dada a base de regras da figura 6, o exemplo consiste em provar

que OU o sistema está em reserva activa OU o captador de som está ligado. A conclusão a demonstrar é uma relação OU entre CAPTADOR DE SOM e RESERVA ACTIVA (Pigura 15a). A relação derivada (figura 15b) entre CAPTADOR DE SOM e RESEE VA ACTIVA foi demonstrada no exemplo anterior. 0 teorema C é demonstrado se DR implicar C, isto é, DR é menor que ou igual a C para todos os elementos. Como pode ver-se a partir da figura 15c, a condição não é satisfatória. Portanto não pode demonstrar-se o teorema.

A figura 16 ilustra a abducção. Aqui, é conhecido o vector de estado de saída, e o problema consiste em determinar todos os vectores de estado de entrada (premissas) que implicam essa conclusão. Issso é realizado por uma dedução primitiva (transformação de vectores de estado) do vector de estado de saída limitado. A figura 16 refere-se às mesmas regras que a figura 6, e o vector de estado de saída CAPTADOR DE SOM é falso é o vector dado (figura 16a). Este vector de estado é negado, deduzido e de novo negado (figura 16b), dando a conclusão:

Nenhum disco, prato do gira-discos a não rodar ou o sistema está em reserva activa implicam a conclusão 0 captador de som está desligado.

Em alternativa, o processo de abducção pode ser efectuado sem negar o vector de estado de saída. Neste caso, o utilizador final especifica o vector de estado de saída conhecido e am conjunto de variáveis de entrada. 0 sistema deduz todas as combinações de variáveis de entrada e compara o resultado de cada dedução com o vector de estado de saída. Se forem iguais os vectores de estado de saída determinado e especificado, armazena-se um estado de entrada correspondente. Portanto, o resultado deste processo de abdução é o conjunto de combinações de entrada que satisfazem à limitação de saída.

Ver-se-á que a presente invenção, pele menos nas suas formas de realização descritas, proporciona as seguintes características e vantagens: a base de conhecimentos é representada num formato binário compacto, com cada regra transformada num quadro de verdade. A dimensão da base de regras é portanto aproximadamente proporcional ao número de regras e independente do número de variáveis de estado. Portanto, não há qualquer problema com explosão de combinações. Duraste a consulta de regras a dimensão da base de conhecimentos mantem-se fixa.

Podem também ser consultadas regras pc qualquer ordem e portanto há a possibilidade de processar regras em paralelo, por exemplo num certo número de processe dores, conduzindo à possibilidade de um aumento quase ilimitado da velocidade.

A transformação lógica baseia-se numa busca em paralelo de padrões binários. A técnica pode ser realizada praticamente em qualquer linguagem de programação, mas é apropriada para realização prática com circuitos físicos de processamento em paralelo. Pode ser candidata qualquer tecnologia de circuitos de comutação, incluindo dispositivos eléctricos, mecânicos ou ópticos, mas obviamente a mais prática presentemente será a realização em pastilhas de material semicondutor. Os componentes do aparelho descrito, incluindo a memória PS (1), a memória da base de regras (2), a unidade de exploração da base de regras (3) e a unidade de consulta de regras (5) podem, se se desejar, ser realizados praticamente num computador de utilização geral, podendo as suas funções ser facilmente realizadas pelos passos de programa apresentados como exemplo nas figuras 3a a 3d.

A transformação lógica é efectuada sem alterar a base de regras, em contraste com a solução convencional, na qual se adicionam regras derivadas tempo24

rariamente durante o estado de busca. Por conseguinte, a base de regras segundo a presente invenção tem uma dimensão fixa durante a interferência, o que é importante quando da realização em sistemas computadores em pequena escala.

A transformação lógica é usualmente executada com menos consultas das regras e com velocidade de execução mais elevada que a inferência convencionalo

Na prática, a transformação lógica po de ser efectuada como transformação de um vector de estado binário que representa espectos de uma entidade física. 0 vector de estado de entrada representa o estado do sistema medido ou conhecido e o sistema pode interagir directamente com dispositivos físicos tais como transdutores que gerah o vector de estado de entrada. A saída é evidentemente um vector de estado actualizado de acordo com os estímulos de entrada (o vector de estado de entrada) e as limitações do sistema (base de conhecimentos).

vector de estado pode incluir tautologia (não intèressa) e contradição (inconsistência) como valores de estado que devem ser tratados como verdade ou falsidade. Portanto, o sistema pode identificar e manipu lar conhecimento inconsistente ou supérfluo.

Todos os processos de inferência efectuados estão baseados precisamente numa transformação lógica fundamental. Processos de inferência bem conhecidos, tais como resolução, modus ponens ou modus tollens podem ser realizados sem dificuldades por meio desta nova transformação. Podem também realizar-se sem dificuldades técnicas compósitas ou complexas de inferência, tais como a determinação de regras derivadas ou a demonstração de teore mas por meio de duas ou mais transformações de vectores de estado usando o processamento em paralelo ou sequencial.

Esta nova tecnologia de inferência torna possível introduzir inteligência artificial em muitas áreas de aplicação importantes e novas, incluindo sistemas de microcomputadores de pequena dimensão para controlo de processos em tempo real.

Numa forma possível da presente invenção ela pode ser realizada num coprocessador de um microcomputador ou de outro controlador, quer como circuito integrado para fins especiais, quer como um cartão adaptado para ser ligado à linha omnibus de endereços de dados do computador. Pode proporcionar-se software por interface entre o coprocessador e linguagens de programação usadas comumente em controlo industrial, tais como PASCAL, APL e C de modo que programas escritos nestas linguagens podem chamar rotinas de protessamento de informação no coprocessador.

Embora a presente invenção tenha sido descrita em ligação com variáveis que tem dois estados, eia pode ser usada em sistemas nos quais as variáveis podem tomar valores numa gama contínua. Num tal sistema, essa gama pode ser dividida em subgamas relativamente pequenas, podendo um valor de uma variável que cai ou nâo^ho^interior de uma d as subgamas pequenas ser representado na forma binária e processado com as técnicas descritas.

Além disso, a presente invenção pode ser ampliada para os denominados sistemas lógicos dos conjuntos fluídos (fuzzy logic systems), nos quais cada estado de regras tem um certo valor de probabilidade, regis tando valores de probabilidade em associação com as combinações armazenadas na memória (2) da base de regras. Estes valores podem então ser processados durante ou depois do processamento da informação do vector de estado e da base de regras.

Claims (17)

1. REIVINDICAÇÕES

   1. Aparelho para o processamento de sinais para reduzir a

   incerteza de um sinal de entrada (SV) que pode ser constituído por uma pluralidade de componentes, que compreende: meios (1,2) para armazenar uma representação de

   sinais de conjuntos de combinações dos referidos componentes, indicando cada conjunto uma combinação possível dos referidos componentes;

   meios (3,4,5) para receber o referido sinal de entrada; e meios para determinar, a partir do sinal de entrada e da representação de sinais de conjuntos de combinações dos referidos componentes informação acerca do valor de pelo menos um componente do sinal de entrada; caracterizado por:

   os referidos conjuntos de combinações indicarem relativamente a todas as combinações dos componentes implicados no conjunto se essas combinações são possíveis;

   os referidos meios de recepção (3,4,5) compreenderem além disso meios para identificar todos os conjuntos que contêm informação acerca de um componente do referido sinal de entrada que é determinado;

   e por o referido aparelho compreender além disso;

   meios (5) para identificar combinações consistentes com os valores de componentes do sinal de entrada a partir dos conjuntos identificados respectivos; e meios (5) para determinar, a partir das combinações identificadas, informação acerca do valor de pelo menos um componente do sinal de entrada.
2. 2. Aparelho de processamento de sinais de acordo com a reivindicação 1, caracterizado por os componentes do sinal de entrada (SV) compreenderem representações de aspectos de uma entidade física.
3. 3. Aparelho de processamento de sinais de acordo com a reivindicação 2, caracterizado por cada componente do sinal de entrada (SV) poder tomar um de quatro valores que representam respectivamente dois estados possíveis:

   tautologia e inconsistência.

   i

   I
4. 4. Aparelho de processamento de sinais de acordo com a reivindicação 1, 2 ou 3, caracterizado por os meios (2) ί

   para o armazenamento estarem dispostos para armazenar um agregado ordenado de códigos binários cada um dos quais'

   I representa uma combinação dos referidos componentes que se sabe serem possíveis.
5. 5. Aparelho de processamento de sinais de acordo com qualquer das reivindicações anteriores, caracterizado por os meios (1,2) de armazenamento compreenderem além disso meios de memória (1) para armazenar informação que indica quais os conjuntos de combinações que implicam determinados dos referidos componentes.
6. 6. Aparelho de processamento de sinais de acordo com a reivindicação 5, caracterizado por os meios (3,4,5) para receber o sinal de entrada e identificar qualquer conjunto que contém informação acerca do componente do referido sinal de entrada que é determinado compreender um armazém (4) de listas de regras para armazenar uma lista dos referidos conjuntos a processar, sendo a referida lista determinada com base no sinal de entrada e no conteúdo dos meios de memória (1).
7. 7. Aparelho de processamento de sinais de acordo com a reivindicação 6, caracterizado por incluir um registador de controlo (9) disposto para indicar qual o componente do sinal de entrada que foi de novo avaliado, e meios para determinar uma nova lista baseada adicionalmente na informação existente no registador de controlo.

   i

   I
8. 8. Aparelho de processamento de sinais de acordo com as reivindicações 6 e 7 dispostos para repetidamente processar o sinal de entrada até o armazém (4) de listas de regras não conter nenhum conjunto para processar, ou até ser detectada uma inconsistência.

   i i

   i
9. 9. Aparelho de processamento de sinais de acordo com qualquer das reivindicações anteriores, caracterizado por a

   I I representação de sinais dos conjuntos de combinações compreender palavras binárias com os bits ordenados de modo a corresponder à ordem dos componentes do sinal de

   I entrada, compreendendo cada componente do sinal de entrada dois bits binários, compreendendo o referido aparelho dois registadores, um (SV(2)) contendo os bits superiores do sinal de entrada e outro {SV (1) ) contendo os bits inferiores, e incluindo meios (5,2) para combinar numa relação OU uma palavra binária com os conteúdos de um registador e combinar numa relação OU a palavra com o conteúdo do outro.
10. 10. Aparelho de processamento de sinais de acordo com qualquer das reivindicações anteriores, caracterizado por incluir meios registadores (7) para armazenar uma indicação de qual o conjunto indicado para a determinação de cada um dos valores do sinal de entrada.
11. 11. Aparelho de processamento de sinais de acordo com qualquer das reivindicações anteriores, caracterizado por os meios de armazenamento (1,2), os meios de recepção e identificação e (3,4), os meios de identificação e determinação (5) serem formados por um computador apropriadamente programado.
12. 12. Aparelho de processamento de sinais de acordo com qualquer das reivindicações anteriores, caracterizado por apresentar a forma de um coprocessador para um computador.
13. 13. Aparelho de acordo com qualquer das reivindicações anteriores, caracterizado por as relações entre os referidos componentes do sinal de entrada serem expressas num conjunto de regras, compreendendo o aparelho além disso:

    uma memória das regras (2) disposta para armazenar palavras binárias que indicam se são ou não admissíveis todas as combinações dos componentes de cada regra, incluindo as referidas palavras bits que representam os componentes respectivos nas combinações;

    uma memória de controlo (1) disposta para armazenar palavras binárias respectivas para cada regra, indicando os bits de cada palavra se um componente particular está implicado na regra correspondente, sendo a ordem dos componentes associados com as palavras da memória de regras a mesma que com as palavras da memória de controlo; e meios de endereçamento para proporcionar o acesso a cada palavra binária da memória de regras de uma regra particular, em resposta a uma saída da memória de controlo que indica que a regra particular é necessária.
14. 14. Processo de processamento de sinais para reduzir a incerteza de um sinal de entrada (SV), que pode consistir numa pluralidade de componentes, cada um deles representativo de um aspecto de uma entidade física, que compreende:

    o armazenamento de uma representação de sinais de conjuntos de combinações dos referidos componentes, indicando cada conjunto uma combinação possível dos referidos componentes; e a determinação a partir do sinal de entrada e da representação dos sinais dos conjuntos de combinações dos referidos componentes o valor de um componente indefinido do sinal de entrada, caracterizado por:

    os referidos conjuntos de combinações indicarem relativamente a todas as combinações de componentes implicados no conjunto se essas combinações são possíveis; e por o referido processo compreender ainda:

    a identificação de todos os conjuntos que contêm informação acerca de um componente do referido sinal de entrada que é determinado;

    a identificação de combinações consistentes com os valores dos componentes do sinal de entrada a partir dos conjuntos identificados respectivos; e a determinação, a partir das combinações identificadas, do valor de uma componente indefinida do sinal de entrada.
15. 15. Processo de acordo com a reivindicação 14, caracterizado por compreender ainda:

    o armazenamento do sinal de entrada em meios registadores na forma de uma pluralidade de pares de dois bits, cada um deles correspondendo a um component sinal de entrada; e por o referido passo de armazenamento de representação de sinais de conjuntos de combinações referidos componentes compreender o armazenamento referida representação de sinais como informação regras, na forma de palavras binárias que represe todas as combinações admissíveis dos componentes regras tomadas separadamente, sendo as variáveis palavras de regras ordenadas da mesma maneira que no ê de entrada, sendo todos os primeiros bits dos f tomados como um primeiro componente do sinal e os segi bits como um segundo componente do sinal, compreender processo além disso:

    a combinação do sinal de entrada e da informaçãc regras armazenada para proporcionar um sinal de saída, combinação, numa relação OU, de uma palavra de regras uma das primeira e segunda componentes do sinal combinação, numa relação OU, do complemento da pal binária com a outra das primeira e segunda componente sinal; e o armazenamento das combinações resultantes nos π registadores como um sinal de saída.
16. 16. Processo de acordo com a reivindicação 14, caracteri por o passo de armazenamento de uma representaçãc sinais de conjuntos de combinações dos refer componentes compreender o armazenamento da refe representação de sinais como um conjunto de regras, uma das quais expressa uma relação entre uma plurali dos componentes, compreendendo o processo além disso:

    a conversão de cada regra numa pluralidade palavras binárias que indicam se são ou não admissí todas as combinações dos componentes em cada regra, e segunda pluralidade de palavras binárias, cada uma das quais corresponde a uma regra e indicando quais os componentes que estão implicados nessa regra, correspondendo os bits individuais nas primeira e segunda palavras aos componentes individuais ordenados na mesma ordem em todas as primeiras e segundas palavras;

    a tomada dos dados que contêm valores conhecidos de pelo menos um dos referidos componentes;

    a identificação a partir das segundas palavras de qualquer regra que implique qualquer ou quaisquer; componentes conhecidos; e seleccionar as primeiras palavras correspondentes às regras identificadas e utilizar as palavras seleccionadas' para determinar o valor de pelo menos um outro componente.
17. 17. Processo de acordo com a reivindicação 16, caracterizado por as primeiras palavras representarem as regras na forma de índice positivo de modo que elas contenham todas as combinações admissíveis dos componentes implicados nas !

    regras respectivas.