PT719053E

PT719053E - Descodificador para sinais de audio pertencentes a correntes de dados audiovisuais comprimidas e codificadas

Info

Publication number: PT719053E
Application number: PT95120353T
Authority: PT
Inventors: Andrea Finotello; Maurizio Paolini
Original assignee: Telecom Italia Spa
Priority date: 1994-12-23
Filing date: 1995-12-21
Publication date: 2002-02-28
Also published as: CA2166042C; DK0719053T3; JP2832882B2; ITTO941065A0; EP0719053A3; DE69522190D1; JPH08272393A; CA2166042A1; DE719053T1; EP0719053B1; DE69522190T2; US5661728A; ITTO941065A1; GR980300020T1; IT1268195B1; EP0719053A2

Description

DESCRIÇÃO “DESCODIFCADOR PARA SINAIS ÁUDIO PERTENCENTES A CORRENTES DE DADOS AUDIOVISUAIS COMPRIMIDAS E CODIFICADAS” A presente invenção refere-se a sistemas de processamento para sinais áudio e vídeo digitalizados e em particular refere-se a um descodificador para sinais áudio pertencentes a corrente de dados digitalizados audiovisuais codificadas de acordo com a norma ISO/IEC 11172 (ou ISO/MPEG-1), correspondente ao preâmbulo da reivindicação 1. Para manter a descrição simples daqui em diante será feita referência a “norma MPEG” e “correntes MPEG”. A norma MPREG é uma norma para a representação de dados áudio e vídeo comprimidos e codificados, que tem por objectivo permitir uma organização dos dados comprimidos e codificados, que está orientada para a transmissão de pacotes. A organização é hierárquica, pelo que um nível mais elevado (camada do sistema) exige a transmissão de uma sequência dos chamados “pacotes” (packets) audiovisuais, identificados por um código de entrada do pacote e um código de saída do pacote; a sequência termina com a transmissão de um código de fim de sequência (código final ISO 11172). Um nível imediatamente inferior (camada do pacote) determina a organização dos pacotes e prescreve que cada um deles compreenda, depois do código de entrada, informação temporal, o chamado cabeçalho do sistema e um certo número de pacotes áudio e vídeo para um ou mais canais; cada pacote compreende um cabeçalho com informação de serviço e os dados actuais. Quando a descodificação tem lugar, os diferentes tipos de pacotes presentes num volume são desmultiplexados e depois descodificados separadamente, por meio da exploração da informação de serviço presente nos pacotes (código de entrada, informação de sincronização e cabeçalho do sistema) e nos cabeçalhos dos pacotes.

No caso de sinais áudio, que são o interesse número um para a presente invenção , os dados inseridos nos pacotes são organizados em tramas áudio que compreendem um 2

número fixo de amostras. A codificação é uma sub-faixa que codifica a alocação de bits para as diferentes sub-faixas que estão a ser determinadas com base em modelos adequados de percepção humana Durante a fase de descodificação, além da recuperação do sinal áudio original, é também necessário resolver o problema da sincronização com imagens pertencentes à mesma transmissão. O problema é tomado particularmente árduo pelo facto de, de acordo com a norma, os dados áudio poderem ser amostrados a um determinado número de potências, particularmente 32 kHz, 44,1 kHz e 48 kHz, e a potência dos 44,1 kHz não possuir praticamente nenhum múltiplo utilizável em comum com as outras duas potências.

Um descodificador áudio MPEG disponível no mercado gera directamente o sinal de relógio correspondente às potências de amostragem dos 32 e 48 kHz e obtém, desta última, um segundo sinal de relógio, relacionado com a potência de amostragem dos 44,1 kHz, através da utilização de um acumulador que carrega um valor fraccional programável pelo utilizador, a cada final de contagem do contador que gera o referido sinal de relógio e que adiciona 1 à contagem em curso, quando o valor acumulado é mais do que um. Esta solução não é satisfatória porque a correcção é muito abrupta e não pode ser tolerada pela saída do conversor digital-em-analógico, especialmente se este último for de grande qualidade. Além disso, o dispositivo conhecido não inclui quaisquer meios para recuperar possíveis mudança de fase entre as indicações de tempo associadas à corrente de dados (com base nos sinais de relógio gerados pelo codificador) e o sinal de relógio gerado pelo descodificador.

Possibilidades de recuperação num contexto diferente são conhecidas da EP-A-0618728, a qual descreve um aparelho descodificador de sinal de vídeo comprimido e de sinal áudio comprimido, que inclui uma unidade contadora de acesso local para aplicações AV digitais, em que cabeçalhos de unidades de acesso (por exemplo, tramas de cabeçalhos, cabeçalhos de unidades áudio ou outro tipo de cabeçalhos de unidades de dados) podem ser perdidos ou gerados por erros dos meios dc guardamento ou de transmissão. A fim de prevenir um erro de sincronização AV resultante é incluído um valor chamado “contagem de unidade de acesso” (access unit comi) em cada corrente elementar. Com este valor cada um dos descodificadores pode detectar cabeçalhos de unidades de acesso perdidas ou falsas e corrigir a sincronização AV. A fim de apoiar a edição, um bit extra pode ser adicionado para indicar a descontinuidade na contagem de unidades de acesso.

De acordo com a invenção, é proporcionado um descodificador áudio em que a correcção do segundo sinal de relógio também é controlada directamente pelo descodificador, sem necessidade da utilização de dispositivos externos e é executada de uma maneira uniforme e em que, além disso, são proporcionados meios para recuperar qualquer possível mudança de fase entre as indicações de tempo associadas à corrente de dados e os sinais de relógio gerados pelo descodificador.

As características da invenção são comunicadas nas reivindicações que se seguem.

Para maior clareza, faz-se referência aos desenhos juntos, em que: A Figura 1 é um esboço de um descodificador MPEG; A Figura 2 é um diagrama da estrutura dos pacotes e dos tramas; A Figura 3 é um diagrama funcional de blocos do circuito que controla a sincronização áudio-vídeo; A Figura 6 é um diagrama de estado do circuito para procura e verificação da , sincronização; . . ·.. __ -,y.\ A Figura 8 é um diagrama de blocos da unidade de apresentação; e

As Figuras 9A, 9B são diagramas temporais de alguns sinais gerados pela unidade de apresentação.

Como se pode ver na Figura 1, um descodificador DMP, destinado a descodificar correntes audiovisuais codificadas de acordo com a norma MPEG compreende, em princípio, um descodificador de sistema DS, que recebe essas correntes de uma fonte AS (por exemplo um codificador remoto) e as desmultiplexa para as correntes de áudio e vídeo que são enviadas, ainda em forma codificada, para respectivos descodificadores DA, DV, conforme representado esquematicamente pelas ligações 1, 2. O descodificador de sistema DS fornece também aos DA, DV informação temporal, 4

conforme representado pela ligação 3. O descodificador DMP está associado a um controlador CN, o qual serve para programar e supervisionar os vários componentes do DMP (ligação 4) e pode também executar as funções do DS. Para maior clareza, no entanto, o desenho representa unidades separadas para a descodificação do sistema e programação/supervisão de componentes. As correntes descodificadas são enviadas para terminais áudio e vídeo TA, TV. O descodificador áudio DA, que constitui o assunto da presente invenção, é capaz de descodificar sinais áudio monofónicos e estereofónicos comprimidos em formatos prescritos pelas chamadas camadas áudio I e II da norma. O descodificador , pA é um componente de circuito integrado, que recebe as correntes áudio codificadas e dados de configuração através de uma barra paralela que, vantajosamente relativamente aos dados, pode ser configurada pelo utilizador como uma barra de 8 bits ou de 16 bits; através da mesma barra o descodificador transmite informação de estado para o controlador. Os sinais áudio descodificados são emitidos em formato PCM em série a um certo número de potências de amostragem, particularmente 32 kHz, 44,1 kHz e 48 kHz. Além de desempenhar funções de descodificação o DA dirige também a recuperação de possíveis situações de erro nas correntes de dados e dirige igualmente o sincronismo dos sinais áudio emitidos com os sinais vídeo associados. Através de uma palavra de comando é também possível forçar uma reposição global das condições iniciais do dispositivo. A estrutura do DA está representada a mais pormenor na Figura 3. Para facilitar a compreensão da invenção, antes de se descrever a estrutura será brevemente ilustrada a organização de um pacote MPEG com referência à Figura 2.

Um pacote audiovisual MPEG compreende informação de serviço (aqui representada no seu conjunto por um Cabeçalho de Camada de Pacote PLH (Pack Layer Header) e por um Cabeçalho de Sistema SH (System Header), o qual é facultativo) e uma sequência de pacotes PKT1, PKT2...PKTn. Conforme mostrado para PKT1, cada um dos pacotes é formado por um cabeçalho de pacote PHD e por um certo número de bits de dados PDA. O cabeçalho PDH compreende, no caso de pacotes áudio: 5

/ 3 sequências de bits PSC que constituem um código de início de pacote (packet start code), o qual é usado para identificar o sincronismo do pacote; 1 uma sequência de bits SID que codifica a identidade da corrente a que o pacote pertence; 2 sequências de bits PL que codificam a extensão do pacote; * um número variável de sequências de bits HDA, algumas das quais são sequências de bits de enchimento usadas quando a potência de amostragem é de 44,1 kHz e possivelmente quaiido òs dados se encontram em formato livre (isto é, quando a transmissão ocorre a uma frequência de bits diferente das definidas pela norma e mais baixa do que uma frequência máxima admitida para os modelos de codificação adoptados) e outros contêm informação de serviço que não tem interesse para a invenção; um grupo de sequências de bits TS destinadas a conter possíveis indicações de tempo, isto é: nenhuma indicação; a marca do tempo de apresentaçãa PTS (presentation time stamp); ou marca do tempo de apresentação e marca do tempo de descodificação DTS (decoding time stamp)·, o número dessas sequências de bits depende das indicações transmitidas; na forma de realização preferida da invenção, a marca do tempo DTS, embora presente na corrente de dados não é utilizada.

As sequências de bits do pacote de dados são por suaq vez inseridas em tramas de comprimento fixo (constituídos por 384 amostras para a chamada camada de código I e de 1152 amostras, isto é 384x3, para a camada de codificação II); apenas um quadro, FRi, está indicado na Figura. Os tramas compreendem: um cabeçalho (FHD) composto por uma palavra de sincronismo SYW e uma palavra de controlo CW especificando o nível de codificação, tipo de corrente áudio (estéreo/mono), frequência de bits, potência de amostragem, ênfase (se houver), tramas por alocação de bits para as sub-faixas e informação sobre factores de escala: amostras áudio AUS: possivelmente, uma palavra CRC para a detecção de erros e dados ancilares definidos pelo utilizador AND, por exemplo subtítulos para a parte vídeo.

Deve ser especificado que a organização em tramas é independente da organização em pacotes e que um quadro pode abarcar pacotes sucessivos. Neste caso, se TS (Figura 2) contiver uma marca PTS, esta última é relacionada com o primeiro quadro que se inicie no pacote. A Figura 3 ilustra iim diagrama funcional de blocos do descodificador de acordo com a invenção. Para manter simples o desenho, não foram indicados os diversos sinais de entrada/saída do componente ou os sinais trocados entre as diversas unidades, Sinais de interesse para a invenção devem tomar-se evidentes mais à frente na descrição. O descodificador DA está ligado à barra 5 (a qual corresponde a um conjunto de ligações 1 e 4 na Figura 1) através de um interface de sistema IS, que é um interface microprocessador convencional que dirige o diálogo do dispositivo com o exterior e a programação do dispositivo. O IS recebe pacotes áudio e informação de sincronização (especialmente, sinal de relógio do sistema SCLK) do DS (Figura 1) e informação de programação do CN; o IS transfere também informação sobre o estado dos outros circuitos do descodificador para o controlador CN. O diálogo com o exterior através da barra 5 dá-se com utilização de protocolos totalmente convencionais.

Através de registos de programação contidos no IS é possível controlar: o formato dos dados de entrada e de saída; 0 factor de sobreainoslragem de dados de saída (os dados podem 3cr emitidos na faixa de base, isto é, sem sobreamostragem, ou sobreamostrados por um factor 2,4, 8); selecção da corrente de dados áudio de entrada; 7

permitir/impedir a saída de dados áudio; formatar parâmetros e dados dos circuitos para dirigir o sincronismo áudio-vídeo, descrito a seguir. O IS pode gerar sinais de interrupção INTR em resposta a eventos sinalizados pelos circuitos do dispositivo, em particular: reconhecimento de uma marca PTS no fluxo de dados que entra; erros de sincronia; início da apresentação de dados de saída; fixação do sincronismo da corrente de dados de entrada; impossibilidade de recuperação de mudanças de fase, ou condições de erro na unidade de apresentação e/ou na unidade para a procura e verificação do sincronismo.

Outra informação que pode ser acedida extemamente é: a palavra de controlo da última trama descodificada;

, - i ;; i'v o valor da última marca PTS extraída da corrente de dados; indicações sobre o estado de alguns dos circuitos internos.

Através de uma ligação 10 o IS fornece à entrada de uma memória intermediária Ml dados áudio para serem descodificados e, através de uma ligação 11, fornece ao dispositivo SAV, sincronismo de controlo áudio-vídeo, com a chamada “referência de relógio do sistema” SCB (system clock referencé), a qual é calculada por um contador interno controlado pelo sinal de relógio do sistema SCLK e é usado para gerar e corrigir sinais de sincronização áudio-vídeo. O interface IS fornece também sinais de controlo às outras unidades do dispositivo, os quais não necessitam de uma descrição pormenorizada e recebe deles informação de estado adisponibilizarpara o exterior. A linha 12 esboça as ligações entre o IS e as outras unidades do dispositivo para a troca de sinais de comando ou informação de estado. A memória Ml serve para compensar qualquer variação na frequência de entrada de dados e para fornecer dados no formato determinado pelas unidades a jusante. Através da ligação 13, a memória Ml fornece dados áudio a um analisador de pacotes áudio AS, o qual reconhece construções que pertencem à camada do “pacote áudio” da norma e extrai delas informação de significado para o processo de descodificação. Por outras palavras, o AS tem de reconhecer as sequências de bits de serviço contidas nos cabeçalhos dos pacotes: dado que as configurações e a sequência dessas sequências de bits são definidas pela norma, a estrutura de uma rede lógica que executa tal reconhecimento é implicitamente definida pela norma e portanto uma descrição detalhada do AS não é necessária. O AS emite, numa ligação 14, os dados “líquidos” (isto é, sem informação de serviço), que só são transferidos para jusante depois da marca de tempo de apresentaçãa PTS ter sido identificada: até esse momento, esses dados são rejeitados, uma vez que nenhum tempo de apresentação pode ser associado a eles. A marca de tempo de apresentaçãa PTS é também fornecida aos circuitos que dirigem o sincronismo áudio-vídeo SAV (ligação 15) e a sua presença é também assinalada juntamçnte com.a cadeia de descodificação, sincronamente com os dados a que se refere.

Na presença de eventos que impedem um reconhecimento correcto da sequência de sequências de bits de serviço, por exemplo erros na estrutura do pacote ou no identificador da corrente, o AS gera e envia para um circuito de busca e verificação RS, através de uma ligação 16, um sinal que é utilizado para parar a emissão da corrente de dados de saída.

Os dados são passados do AS para o descodificador da corrente áudio DFA, o qual executa as operações requeridas pela camada “áudio” da norma. No DFA é particularmente reconhecida a palavra de sincronismo presente no início de cada trama de áudio; o cabeçalho da trama é descodificado e a informação relevante para o processo de descodificação (palavra de controlo, tabelas de atribuição, tabelas de factores de escala de amostragem) é extraída de tal cabeçalho; se o cabeçalho estiver protegido é integralmente verificado; os dados áudio contidos na trama são descomprimidos, requantificados e rescalados; são executarias, a conversão do domínio da frequência para o domínio do tempo e a conversão em janelas, prescritas pela norma. Além disso, quaisquer dados auxiliares presentes na trama a seguir aos dados áudio são descartados. Para>as suas operações o DFA está associado a uma memória de trabalho, a qual não está representada.

No que se refere à codificação, não é necessário fomecerem-se pormenores adicionais, os quais podem ser encontrados no texto da norma e particularmente na parte 3 da mesma (ISSO/IEC 11172-3), onde são descritos os fluxogramas da operação de descodificação. O DFA fornece à unidade RS de busca e verificação do sincronismo a informação sobre a aquisição ou perda de sincronismo da trama (ligação 17) e recebe, em resposta, informação que governa a evolução das operações de descodificação. Os dados descodificados pelo DFA são fornecidos, através de uffla ligação 18, a uma memória intermediária de apresentação M2, organizada, por exemplo, em páginas, de uma maneira que depende da camada de codificação e do tipo da corrente áudio. Os dados são transferidos, através da ligação 19, de M2 para uma unidade de apresentação UP, a qual dirige a seriação e a apresentação através de uma ligação 21 das amostras áudio descodificadas. Os dados em série podem ser emitidos nos formatos de “complemento de dois” ou “binário de compensação”, na faixa de base ou sobreamostrados por um factor de 2, 4 ou 8, dependendo da programação dos componentes. A unidade UP produz também um sinal BCLK (discutido em ligação com a Fig. 8), o qual indica a amostragem instantânea dos dados de saída. A UP emite tramas mudas, tanto em presença, na ligação 12, de um sinal cujo IS deriva da informação de programação que contém (função de emudecirnento) como períodos estabelecidos pela unidade RS, a qual fornece a necessária informação através de uma ligação 22. A unidade RS de busca e verificação de sincronismo dirige a busca do sincronismo na corrente de dados de entrada e a sua recuperação no caso de erros ou interrupções da corrente. Com base na informação fornecida pelos AS e DFA, é 1 10 1 10

-·- ' ' ο / verificada a correcção da distância entre palavras de sincronismo sucessivas. No caso de dados em formato livre, a unidade identifica igualmente o comprimento da trama utilizada. Através do interface do sistema IS, a unidade assinala para o exterior, tanto a identificação do sincronismo como qualquer erro de sincronismo que possa estar presente. As operações de RS serão descritas em maís pormenor com referência à Figura 7. A unidade de gestão da sincronização áudio-vídeo SAV serve para: iniciar a apresentação de dados, por meio da comparação da referência de • «. ·,ί - relógio do sistema SCR e do tempo interno do dispositivo, indirectamente avaliado através da apresentação instantânea de dados que estão associados a um indicador PTS fornecido pelo AS; o comando de iniciação da apresentação é fornecido à UP através do fio 24; gerar um sinal de temporização (CLK24) para os diferentes circuitos do DA; tal sinal é fornecido aos referidos circuitos através de um fio 20a; controlar, através de um circuito de realimentação adequado FD que compreende um filtro digital a frequência de apresentação de dados, a fim de minimizar a diferença entre o SCR e o tempo interno; qualquer discrepância entre o SCR e o tempo interno que exceda o alcance operacional do filtro digital provoca a suspensão da filtragem e é assinalada ao controlador através da IS; os sinais de tempo da apresentação são fornecidos à UP através de uma ligação 20, de que faz parte o referido fio 20a.

Manter a frequência de apresentação e o tempo interno fixos no sistema de valores correspondente garante a sincronização entre os dados áudio que estão a ser emitidos e as imagens associadas. Para as suas operações, a SAV necessita da informação contida na palavra de controlo CW, informação essa que é fornecida à SAV pelo DFA através da ligação 23. O bloco da SAV consiste essencialmente em duas partes: a unidade de correcção FD e as unidades GT que geram de facto os sinais de temporização; estas últimas unidades situam-se fora do circuito integrado DA, incluídas dentro da linha 11

/ tracejada e ponteada. Para manter simples o desenho, os fios e ligações que transportam os sinais SCLK e CLK24 terminam nos limites do circuito integrado e não são trazidos até todas as unidades que os utilizam. De novo para fins de simplificação, os sinais para o endereço de memória e comando não são indicados, uma vez que não têm interesse para a invenção. A estrutura do bloco SAV será agora descrita emmais pormenor com referência às Figuras 4-6.

Conforme declarado anteriormente, de acordo com a norma os dados áudio podem ser amostrados tanto áuma primeira frequência de 48 ou 32 kHz (que na invenção é derivada de uma frequência de 24,576 MHz) como a uma segunda frequência de 44,1 kHz (derivada de uma frequência de 22,5958 MHz). Dependendo da frequência de amostragem utilizada, a apresentação dos dados é controlada, ou pelos dois sinais de relógio CLK24, CLK22 que são gerados pelo bloco GT, o qual é essencialmente um circuito fechado fixo de fase digital com um par de conversores digital-em-analógico DAC1, DAC2 e um par de oscíladores controlados pela voltagem VCOl, VC02, os quais geram os dois sinais CLK24 e CLK22. O sinal CLK24 constitui também o sinal de temporização para as outras unidades do DA e por isso é-lhes fornecido independentemente da frequência da amostra de dados de saída; no entanto,· a verificação e correcção do CLK24 pelo FD é executada apenas quando a frequência da amostragem de dados de saída seja de 32 ou 48 kHz.

Declarado isto, um contador de entrada CN1 conta, a comando do sinal de relógio do sistema SCLK, sinais SCR fornecidos pelo IS e fornece o valor da contagem à entrada positiva de um subtractor ST1, o qual subtrai desse valor o valor PTS da marca de tempo de apresentação, fornecida pelo analisador AS (Figura 3) através de um fio 15a der ligação 15 e mantida num registo Rl. O ST1 recebe também um sinal adicional de entrada de subtracção DIFFB, que representa um valor numérico fixo (na prática um sinal que representa uma unidade de valor): esse sinal compensa o facto de a diferença SCR - PTS ser calculada com um atraso de um período de SCLK, para permitir ao circuito que fixe os diversos sinais necessários para a operação, os quais chegam assincronamente, para o SCLK. A saída DIFF do ST1 é fornecida, através de uma ligação 27, a um filtro digital FN, o qual é um filtro cujos 12 formatos de zeros, pólos, ganho e dados de saída podem ser programados através do interface do sistema IS (Figura 3). Se a diferença SCR - PTS estiver dentro dos limites previamente estabelecidos, o filtro FN gera, na saída 24, o sinal de início de apresentação e, num grupo de fios de ligação 26, um sinal de correcção que, convertido num sinal analógico por um dos dois conversores de digital-em-analógico DAC1, FDAC2, dependendo da frequência de apresentação escolhida, é utilizado para accionar o oscilador VCOl ou respectivamente VC02. O FN é habilitado a emitir o sinal de correcção pela unidade de apresentação UP, através da ligação 25, quando a UP reconhece uma marca de tempa PTS.

Note-se que quando a frequência de apresentação é de 44,1 kHz e portanto o sinal CLK24 não tem de ser corrigido, o conversor DAC1 continuará a emitir um valor estabelecido no decurso da fase de inicialização do dispositivo, por exemplo o valor correspondente ao valor central do intervalo admitido para a diferença SCR - PTS (daqui em diante referido também como “valor central da faixa de filtro”).

A Figura 5 mostra que o filtro digital FN compreende uma unidade operativa UOF (isto é, uma unidade que implementa a função de transferência de filtro), uma rede lógica LC1 que controla a unidade operativa e uma rede lógica LC2 para gestão dos sinais externos. Ambas as redes lógicas são constituídas por uma máquina de estado finito. . ' i ·., ’ i A unidade operativa UOF compreende um multiplicador ML1 que recebe de ST1 (Figura 4) o sinal de diferença DIFF e o multiplica pelo ganho G fornecido através dos fios 12a da ligação 12, proporcionando um sinal DIFFG. O Ganho G pode ter um número limitado de valores separados (por exemplo 2, 4, 8) e o multiplicador ML1 é vantajosamente implementado por meio de uma modificação lógica combinatória. O sinal DIFFG é adicionado, no somador SM1 a um sinal RP, que é o sinal de saída de um divisor DV1, o qual divide o sinal de saída de um registo de memória de filtro RM pelo valor P do polo (presente nos fios 12b da ligação 12). O “polo” é um dos valores a que o denominador da função de transferência do filtro se toma zero. O polo pode também ter um número limitado de valores separados, e o divisor DV1 é também vantajosamente implementado por meio de uma lógica combinatória mutante. O sinal de saída do RM é ainda dividido num segundo i

13 / ( divisor DV2, análogo ao DV1, pelo valor Z do filtro zero, presente>nos fios 12c. O filtro “zero” significa um dos valores a quer o numerador da função de transferência do filtro se toma zero. O sinal de saída do DV2 é então subtraído, num subtractor ST2, do sinal de saída do SM1, fornecendo o sinal filtrado OUT. O sinal filtrado OUT é guardado num registo dc saída RU que fornece, através dos fios 26a da ligação 26, o valor VF a ser carregado no conversor DÁC envolvido; o bit mais significativo do sinal VF é combinado numa porta OR exclusiva PX , com um sinal VFOB que é fornecido pelo controlador através do interface IS e dos fios 12e e que indica o formato dos dados de saída: formato binário deslocado se VFOB=l, ou complementar de dois, se VFOB=0. Além disso. Durante a fase de inicialização, um valor VF correspondente ao valor central da faixa de filtro é estabelecido na saída do registo do filtro RU.

Os comandos de carga para o registo da memória e para o registo de saída são representados por um sinal CK, emitido pela LC1. As relações temporais precisas entre os diferentes eventos não têm interesse para a invenção. A Figura 6 representa o diagrama de estado da LC1. No ciclo de funcionamento do filtro, podem ser identificadas as fases seguintes: reposição dos DAC1, DAC2 e VCOl, VC02; espera das referências temporais SCR, PTS; sincronização com SCLK e verificação de que a diferença entre SCR e PTS se situa dentro de um intervalo preestabelecido, geração do sinal de início de apresentação (START); espera pela PTS da unidade de apresentação; filtragem efectiva.

Mais particularmente, num estado inicial VCO RST do filtro a rede lógica LC1 selecciona um dos conversores e o correspondente oscilador (por exemplo, DAC1, 1 1 7~~") 14 / VCOl, sinal IVSL=1), subtrai o valor 1 da diferença entre SCR e PTS (DIFB=1) e vai para o estado VCO RST1 onde DAC1, VCOl são relançados. Para o reposição, a LC1 pede à LC2 (WRVFOUT=l) para escrever o valor central da faixa de filtro no conversor, valor esse que é guardado em RU (Figura 5). A LC1 mantém-se em estado VCOJR.ST1 até receber da LC2 um sinal a confirmar que o reposição teve lugar (WRVFRDY=1), após o que vai para o estado VCO RST2 (IVSEL=0) de reposição de DAC2, VC02. As operações executadas em VCO RST2 são idênticas às efectuadas em VOC_RSTl. Quando a nova confirmação chega da LC2, a LC1 vai para o estado de espera por SCR, PTS (estado VCO WAITSP).

Neste estado o conversor e o oscilador correspondente à desejada frequência de amostragem (informação contida na palavra de controlo CW) são accxonados por meio da colocação do IVSEL num valor apropriado e é esperada a chegada de bandeiras indicadoras de um SCR válido e de um PTS válido (SFLAG, PFLAG). Essas bandeiras são fornecidas pelas mesmas unidades que fornecem o SCR e a PTS (portanto pelo IS e pelo AS) através dos fios lb, 15b das ligações 11, 15 e são guardados em registos respectivos (SFLAG_R, PFLAG_R). Quando são reconhecidos tanto um SCR válido como um PTS válido (SFLAG_R & PFLAG_R=1), a LC1 passa para a fase de sincronização com o relógio do sistema e de verificação da diferença entre SCR e PTS.

No primeiro estado desta fase (VCOJSCLKI), um impulso de SCLK é esperado e, quando chega, é atingido um estado VCO_STCHK, em que a diferença entre SCR e PTS é verificada. Para o sistema funcionar correctamente, deverá verificar-se a condição PTS-εΙ <SCR<PTS (condição indicada daqui em diante como SCR<PTS) , mas o filtro tem capacidade para recuperar mesmo situações em que PTS<SCR<PTS+s2. Se SCR»PTS (isto é, se SCR - PTS > ε2), é atingido o estado de erro VCOJESTART, em que um sinal de erro EROR é enviado para o interface IS (Figura 3) e o SFLAG R é posto em zero. O sinal de erro é apresentado no fio 12d (Figura 5) da ligação 12. O estado de erro é abandonado devido a uma intervenção externa, por exemplo a chegada de um novo SCR.

Se SCR<PTS ou SCR< PTS+s2, a fase de geração do sinal START é introduzida. Mais especialmente, se SCRIPTS, a rede lógica LC1 entra no estado VCOJSTART, que é um estado que permite a apresentação de dados, em que uma sincronização preliminar da unidade de apresentação UP (Figura 3) é executada com o filtro. A lógica LC1 abandona esse estado quando SCR=PTS e SCLK=1: o sinal START para a UP é-gerado e apresentado na saída 24 (Figura 5) e a LC1 vai para o estado VCO FILT, o qual representa o ciclo de filtragem normal; aqui é executado um ciclo de filtragem, geralmente um ciclo inactivo porque não são necessárias quaisquer correcções. A LC1 muda-se então para o estado VCOWPTS, à espera da PTS seguinte. Se PTSA<SCR<PTS+s2, o sinal START é imediatamente gerado e a LC1 muda-se directamente para o estado VCO WPTS. Aqui a DIFFB é posta em 0 e a LC1 espera que a UP lhe comunique que chegou o momento de executar a filtragem (PTSPU=1), isto é, espera que a UP lhe forneça um sinal PTS através da ligação 25.

Quando esse sinal chega, a LC1 passa para o estado VCO_FILT, onde podem ocorrer três situações: a) a diferença de tempo entre SCR e PTS tem um valor que se situa dentro de uma escala de variação ε(ε=ε1+ε2), a qual pode ser recuperada pelo filtro: a filtragem é executada por meio do carregamento dos valores calculados DIFFG+RP, OUT no registo de memória RM (Fig. 5) e o registo de saída do filtro e da LC1 mudam respectivamente de volta ao estado VCO WPTS; b) se SCR«PTS(isto é, SCR<PTS-sl), o sinal START é colocado em 0, suspendendo assim a apresentação dos dados de saída e a LC1 regressa ao estado VCO_START; c) se SCR»PTS, é gerado o sinal de erro e a LC1 regressa ao estado de espera VCO_WPTS. A lógica LC2 serve essencialmente para emitir através dos fios 26b (Figura 5): um sinal VFSEL para seleccionar o conversor DAC1 ou DAC2, com base no comando IVSEL fornecido pela LC1; um sinal VFCSN para habilitai o conversor; c um sinal VFWRN para comandar o carregamento no conversor seleccionado do válor VF presente na saída 26a do registo RU, com base no comando WRVFOUT emitido pela LC1. A LC2 alimentará também a LC1 com um sinal WRVFR aquando da conclusão da operação. A realização de uma rede lógica que executa essas operações não constitui problema para os técnicos do ramo. A Figura 7 mostra o diagrama de estado da unidade de busca e verificação de sincronismo RS. Tendo presente o diagrama, os técnicos do ramo não têm qualquer problema em realizar a rede lógica que funciona de acordo com o mesmo. Para fins de clareza o desenho apenas mostra as condições que determinam certas transições, enquanto que as operações executadas nos vários estados ou durante as transições são comunicadas na Apêndice I anexo. Aí, como no Apêndice Π, que será descrito mais adiante, as transições que não trazem consigo qualquer acção não são comunicadas. No diagrama, bem como nos apêndices, os símbolos !, &, \ indicam respectivamente condições lógicas NOT (NÃO), AND (E), OR (OU). A Unidade RS é uma rede lógica que gere um grupo de contadores e serve essencialmente para: determinar o número de sequências de bits contidas numa trama que está a ser processada, no caso de corrente de formato livre (no caso de formato fixo ........ i w o número está escrito em cada cabeçalho de trama); verificar que a distância entre duas palavras de sincronismo sucessivas é correcto (isto é, verificar que o sincronismo oi alcançado e mantido); calcular o número de tramas passadas entre o início da corrente e a fixação do sincronismo (isto é, o número de tramas que não devem ser enviadas para a unidade de apresentação). O estado inicial RST é um estado de reposição de todos os registos e contadores do RS. Estes são: BITJREG = registo que guarda a contagem do número de bits presente numa sequência de bits; 17 17

*>· BYTE_CNT = contador do número de sequências de bits numa trama; FLAGJREG = registo que guarda uma bandeira, a qual indica o fim da contagem do número de sequências de bits; GLOB CNT = contador do número de palavras após um PTS; LDNMINUTES REG = registo que guarda uma bandeira indicativa do fim de contagem do número de sequências de bits a ser suprimido; -, ., , NIBYTESREG = registo que guarda o número de sequências de bits de uma trama; - . NMUTESJREG = registo que guarda a contagem do número de sequências de bits a ser suprimido; SYNC_REG = registo que guarda uma bandeira de identificação de sincronismo; SYNCLOSTREG = registo que guarda uma bandeira de falha de sincronismo.

Note-se que para todos os registos/contadores referidos, excepto o GLOB_CNT, a reposição consiste em forçar um valor 0, enquanto que para b GLOB_CNT é forçado um valor negativo (por exemplo, -2) para ter em conta o facto de que um certo número de ciclos de contagem se perder nas fases de trabalho iniciais da máquina e fazer com que a contagem comece de facto depois da chegada de marcas PTS. O estado RST pode ser atingido a partir de todos os outros estados da máquina (transição 0) no caso de erro ou perda de sincronismo do pacote (sinal PSYNCL) comunicado pelo AS (Figura 3). Se essa transição ocorrer, a bandeira de perda de sincronismo é colocada em 1 e guardada no SYNCLOST REG.

Do estado RST, a máquina muda-se para o estado START, esperando identificação da palavra de sincronismo (SYNC_IN). Neste estado, o contador GLOB_CNT começa a contar as sequências de bits após a PTS. Se a PTS chega antes de um estado SYNC IN, 18 18

o estado START é relacionado com essa nova PTS e para isso o GLOBCNT é reposto no valor -2. Esta operação é também repetida nos estados subsequentes. Quando chega o SYNC_IN, é atingido o estado seguinte (HEADER) [CABEÇALHO] onde um cabeçalho de trama válido (sinal LDHEAD fornecido pelo DF A) é esperado. No decurso da transição (Transição 3), o contador BYTECNT é reposto e o valor NBITS da contagem de bits dentro da sequência de bits é guardado em BIT REG a fim de reconhecer o sincronismo ao nível de bits na trama seguinte. No estado HEADER, o contador GLOB CNT é tratado como anteriormente e além disso os bits B START, que sinalizam o início de uma sequência de bits para aumentar o contador de sequências de bits BYTE_CNT, são contados.

Quando o LHEAD chega, o RS deixa o estado HEADER e vai para o estado FINDFMT , onde o formato da trama é examinado. No decurso da transição, a saída HDJDEC_LOGIC(CW) de uma lógica de descodificação da palavra de controlo CW é carregada no registo NBYTES_REG: tal saída é um número que indica uma trama de formato livre (ff na figura) se o seu valor for 0 e correspondente ao número de sequências de bits presentes na trama se o seu valor for diferente de 0. O RS deixa o estado FINDFMT, mudando-se para um estado de verificação de sincronismo SYNCCHK, se a trama for uma trama fixada (f_f) ou, no caso de uma trama de formato livre, quando o comprimento da trama tenha sido identificado, isto é, quando a fixação do sincronismo tenha sido atingida ao nível dos bits, o que está indicado na Figura por a_s_in (transição 8). No caso de trama de formato livre, o valor do BYTE CNT menos o número de sequências de bits de enchimento PADBYTES é carregado no NBYTES REG e o BYTE_CNT é colocado em zero. Se um bit BSTART chegar, pode ser atingido o estado ENDFMT, porque esse bit deve ser contado apenas na trama seguinte. Também no decurso desta transição as operações anteriormente referidas, relacionadas com o BYTE_CNT, são executadas. No estado ENDFMT o contador BYTE_CNT é aumentado. O estado SYNCCHK é o estado de funcionamento normal da lógica, espera-se o fim da contagem das sequências de bits da trama (e_o_c) juntamente com a chegada da sequência de bits de sincronismo da trama seguinte (sinal SYNC-IN fornecido pelo DF A). À chegada do e_o_c, um valor 1 é carregado num registo (FLAGREG) "~M9 justamente com a tarefa de guardar um tal evento. Quando tanto e_o_c com SYNCIN tenham chegado, é indicada a fixação so sincronismo da trama presente (SYNCOUT = 1). Se esta for a primeira fixação, RS passa para o estado NMUTES, em que o número de tramas mudas a ser emitido é determinado e é sinalizado para a unidade de apresentação (ligação 22 na Figura 3). Este número é obviamente dado pelo valor contado pelo GLOB_CNT dividido pelo número de sequências de bits da trama. Se não for a primeira fixação (SYNCREG = 1), a máquina mantém-se no estado SYNCCHK (transição 10a).

Se um bit BSTART chegar enquanto a lógica está em ciclo no estado SYNCCHK, é alcançado o estado ENDCHK, o qual é abandonado sem qualquer condição.

Se tiver chegado o fim da contagem, mas SYNC IN não tiver chegado, isso pode significar que a unidade a montante, que fornece os dados se encontra ocupada: a maquina mantém-se no estado SYNCCHK (transição 10b). Este estado é abandonado ou porque o primeiro SYNC_IN chega (passagem para NMUTES) ou porque SYNC_IN não chegou, mas uma nova sequência de bits (e_o-c) o fez. Se ocorrer este segundo caso, o sincronismo terá então sido perdido: se nas tramas anteriores já tiver sido atingida a fixação do sincronismo a máquina muda-se para o estado RST, guardando o evento no registo SYNGLOBREG, de outro modo muda-se para o estado, START. ·. A Figura 8 representa uma unidade de apresentação UP (Figura 3). Esta compreende: um registo de representação de dados RPD, para a emissão em série de dados de saída; uma rede lógica LC3 que rege a unidade e uma rede lógica LC4 que gera sinais de controlo para a LC3. As operações dos circuitos da UP são temporizadas pelos sinais CLK22 ou CLK24, dependendo da frequência de amostragem dos dados. O registo RPD é um registo mutante (por exemplo, com 16 posições, se os dados forem emitidos como palavras de 16 bits) que opera como um conversor de paralelo-para-série . Uma vez que um dado tem de ser apresentado apenas uma vez na saída, ou 2, 4 ou 8 vezes dependendo do factor de sobreamostragem, o registo deverá ser vantajosamente do tipo cíclico para se evitar ter de recarregar o dado de cada vez. A lógica LC3 controla a carga dos dados no RPD e a sua emissão através dos fios 21a da ligação 21 junto do RPD, com base nos sinais recebidos da LC4; além disso, de novo com base nos sinais recebidos da LC4, emite através de um fio 21c o sinal BCLK, representativo do instante preciso em que os dados de saída são recebidos pelas unidades situadas a jusante. A LC3 comandará a emissão de tramas mudas, compostas por exemplo pelo valor central da variação, se o sinal MUTE, fornecido pelo IS através dos fios 12f da ligação 12, estiver activo, ou pelo número de tramas determinado pelo sinal NMUTES presente na ligação 22. À lógica LC4 serve para obter, a partir do valor de contagem de um contador invertido de 7 bits DCNT, sinais LD, SHIFT, TWS que permitem a gestão da rede LC3 para comandar o carregamento de dados e a mudança de dados no registo RPD e a mudança de canal de apresentação. Esses sinais são gerados com base no factor de sobreamostragem dos dados de saída estabelecido durante a fase de programação (sinal OSFAC, que é fornecido pelo IS através dos fios 12g e que pode tomar o valor 1, 2, 4 ou 8). Particularmente: a) no caso de sobreamostragem por um factor de 8, em que são emitidos 128 bits (um a cada passo de contagem do DCNT): o sinal SHIFT estar activo durante todo o ciclo de contagem do DCNT (de 127 para 0); serem gerados comandos TWS e LD quando o DCNT tiver atingido o valor 1, isto é, em correspondência com o próximo e até ao último bit (em referência aos sinais de saída); b) no caso de sobreamostragem por um factor de 4, em que são emitidos 64 bits (um em cada passo de contagem alternado do DCNT): o sinal SHIFT estar activado em cada passo alternado da contagem do DCNT; o comando TWS ainda ser gerado em correspondência com o próximo e até ao último bit a ser emitido e por isso quando o DCNT tiver atingido o valor de 2; o comando LD ser gerado quando o DCNT tiver atingido um valor 1. O mesmo princípio é adoptado no caso de factores de sobreamostragem 2 e 1: a mudança ocorrerá a cada 4 (8) passos da contagem do DCNT; o TWS é emitido em correspondência com o bit seguinte e até ao último bit (e por isso quando o DCNT contar 4 ou 8 respectivamente) e o LD é sempre gerado quando o DCNT tenha alcançado um valor de 1.

Os sinais emitidos pela CL4 no caso do factor de sobreamostragem 8 o 4 estão também representados no diagrama das Figuras 9A, 9B; para fins de completamento, a Figura 9A e a Figura 9B indicam também o sinal SW e os bits que saem do RPD. ,,V' '* ' Í!> , , ,.t

Os técnicos do ramo não têm qualquer problema na realização de uma lógica operativa da maneira anteriormente referida: é evidente que, na prática, quando os três bits mais significativos da contagem do DCNT forem 0, será suficiente executar a operação AND entre o valor de OSFAC e os três bits menos significativos da contagem do DCNT para gerar o LD, e a operação EX - OR entre o valor de OSFAC e os quatro bits menos significativos da contagem do DCNT para gerar o TWS. A unidade de gestão LC3 é uma máquina de estado que apresenta quatro estados de funcionamento: WAIT (ESPERA), MUTE (MUDO), SKIP (IGNORA), ACTIVE (ACTTVA), mais um estado de carregamento (WLOAD, MLOAD, SLOAD, LOAD) para cada um deles. O estado WAIT é um estado em que o início da apresentação é posto em espera. Neste estado a unidade UP emite sinais mudos que correspondem ao silêncio e espera a chegada de um comando de carregamento LD. Quando este último chega, é feita uma verificação para ver se foram emitidos sinais mudos pelos dois canais (sinal CH) e se o sinal START chegou. Se ambos, START e CH tiverem chegado, a lógica verifica a disponibilidade do número NMUTES de tramas mudas a serem emitidas para ter em conta o tempo decorrido para reconhecer a PTS. Esta informação é comunicada pela unidade RS (Figura 3) por meio de um sinal LDNMUTES transmitido na ligação 22, a qual transporta também valores NMUTES para a UP. Se estiverem presentes LDNMUTES e o número de NMUTES for diferente de 0, a máquina muda para o estado MLOAD e depois para o estado MUTE, que é o estado em que as tramas mudas são emitidas. A transição é executada se os dados estiverem presentes na memória M2

(Figura 3). Isso é indicado por um sinal DRGNT. Se NMUTES for 0, a máquina muda para o estado WLOAD ou LOAD, dependendo de se está ou não presente um sinal mudo externo, MUTE, fornecido pelo IS (Figura 3). Se o sinal LDNMUTES não estiver presente a máquina vai (através de SLOAD) para o estado SKIP, que é semelhante a WAIT e que será melhor examinado na descrição. A mesma transição é executada se os dados não estiverem disponíveis (DRGNT).

No estado MUTE, as tramas emitidas são contadas da frente para trás até NMUTES ser igual a 0. Do estado MUTE, a UP muda para o estado SKIP (através de SLOAD) se nenhumas amostras (DRGNT) estiverem disponíveis quando a emissão dessas tramas,, for completada. Se estiverem disponíveis tramas, a máquina volta para o estado de espera WAIT (através de WLOAD) se um sinal externo de emudecimento MUTE estiver activo, de outro modo muda para o estado ACTIVE através do estado LOAD.

No estado ACTIVE , são emitidas amostras de sinais para tentar regularmente o carregamento e a emissão de dados para os canis direito e esquerdo, no caso de uma emissão estereofónica, e carregamento e transmissão dos mesmos dados por ambos os canais para uma emissão monofónica. Se, neste estado, ocorrer uma falha de dados, a máquina muda para o estado SKIP e, se o sinal MUTE se tomar activo, a máquina muda para o estado WAIT conforme já foi dito para o estado MUTE.

Finalmente, o estado SKIP é um estado de manutenção do sincronismo, para o qual a máquina vai se faltam dados para ser enviados. Neste estado, as tramas mudas são emitidas, tendo, no entanto, em conta que cada uma das tramas substitui um dado; por isso, quando os dados ficam disponíveis, o número de tramas a ser emitido tem de ser reduzido em consequência disso. A operação acima descrita encontra-se ilustrada no Apêndice II, o qual descreve a tabela de estados e a lista de acções a serem executados para cada estado e transição. O diagrama de estado não foi representado graficamente porque, dado o elevado número de possibilidades de transições de um estado para outro, teria sido praticamente incompreensível. Com referência ao próprio apêndice, alguns comentários são adequados para esclarecer correlações com a Figura 8 e para explicar algumas acções. Em particular: ί os termos: DATASR; ROL(DATASR) indicam, respectivamente, o registo RPD e a mudança cíclica de bits dentro dele; RDYMUTES indica a disponibilidade do valor NMUTES anteriormente referido; SKIP^CNT indica uma contagem do número de amostras usadas no estado SKIP; SAMPLES CNT indica uma contagem inversa do número de amostras de uma trama emitida em cada canal. Lembra-se ao leitor que cada uma das tramas compreende 384 amostras por camada (indicada pelo sinal LAY12) e 1152 (isto é, 3x384) na camada II e por isso a contagem deve ser inicializada no valor 383; tendo isso em conta, as condições relacionadas com a LAY12 nas transições 5, 14, 19, 30 indicam que os blocos de 384 amostras são contados duas vezes para uma transmissão estéreo e uma vez para uma transmissão monofónica para a camada I e respectivamente 6 e 3 vezes no caso da camada II; OB é o sinal que indica o formato dos dados de saída (correspondente a VFOB na Figura 5); PTSF é um sinal (associado a dados fornecidos pela M3 da Figura 3) o qual indica que o dado emitido está associado a uma marca PTS e portanto o dispositivo SAV pode começar a funcionar. É evidente que o que foi descrito apenas é fornecido a título de exemplo não limitativo e que variações e modificações são possíveis sem afastamento do âmbito da invenção. 16 wiv. zurn

Lisboa,

Dra. Maria Silvína Ferreira

Agente Oíiciol áo Prcr í:':no Indsírial R. Castilho, 50 - 5? - ;2y j - »3 LISBOA Telefs.213851339 - 213815050 l

APÊNDICE I OPERAÇÕES DE RS. ver F1G. 7) (0) SYNCIOST.REG 4-1 RST .BIT.REG 4- 0; BYTE.CNT 4- 0; FLAG.REG 4- 0; -GLOB_CNT <- -2; LDNMUTES_REG 4- 0; NBYTES.REG 4- 0;tíMUT=S_REG t- 0; SYNC.REG 4- 0; SYNCLOST.REG 4- 0; START:SeS7VU?r -PPPTS -4 GLOBjCNT 4- -2; OU se BSTART -» GlOB.CNT 4- GlOB.CNT + 1 t3) BYTE_CNT 4- 0; BIT.REG 4- NB1TS HEADER: SYNCOUT 4-1; se START -PPPTS -4 GLOB.CNT 4- -2; OU se BSTART -4 GLOB.CNT 4-GLOB.CNT + 1 ;se3START-4 BYTE.CWT 4- BYTE.CNT + 1; (5) NBYTESí-HD_;DECJ-OGIC(CW); FINDFMT:Se§TÃST" PPPTS -4'GLOB.CNT 4- -2; eise if BSTART -4 GLOB_CNT 4- GLOB.CNT h-7 ;S6BSTART -4 BYTE.CNT 4- BYTE.CNT 4 1; (7), (St>) NBYTES.REG <- -BYTE.CNT - PADBYTES; 8YTE_CNT 4- 0 (Ba) /? ENDFMT: BYTE_CN7 <- BYTE.CNT + 1 SYNCCHK: il START -PPPTS -4 GL09.CNT .4- -2;OUSe BSTART -* GLOB_CNT <- GLOB.CNT 4 1; OU se S.o.c-SYNCJN -4 GLG3.CNT 4- GL03_CNT - NBYTES.REG: se eSTART -4‘BYTE.CNT 4- BYTE.CNT + 1; (TQa; 12): 3YT-E.CNT 4- 0; FLAG_REG <- 0; SYNC.OUT 4- 1 (íOb): FLAG.REG 4- i; (11.·): BYTE.CNT 4- 0; FLAG.REG 4· 0; SYNC.REG 4- V, SYNC_OUT .4- 1; (13) : FLAG.REG 4- 0: SYNC.REG 4· 0; SYNCLOST.REG 4- 1; (14) : FLAG_REG 4- 0; ENDCHK: SYNC.REG 4- 1: BYTE.CNT 4- BYTE.CNT +1; (16) : GLOB.CNT 4- GLOB.CNT - MBYTESJ^EG; NMUTEEuSeBSTART -4 BYTE.CNT 4- BYTE.CNT + 1;

GlOB.CNT 4- GLOB.CNT - NBYTES.REG; (17) LDNMUTES.REG <-1 (18) LMUTES.REG 4- NMIJTES.REG + -1

APÊNDICE II

A) TABELA DE ESTADOS E TRANSIÇÕES DA LC3 (Fig.8) ESTADO ESTADO FUT UR. CONDIÇÕES DE TRANSIÇÃO 1 WAIT WAIT ! LD 2 WAIT SLOAD LD & START & CH & LDNMUTES X (NMUTES - 0) & ! DRGNT 3 WAIT WLOAD LD & START & OH S, LDNMUTES a (NMUTES - 0) ft DRGNT & MUTE 4 WAIT LOAD LD & START & CH & LDNMUTES & (NMUTES = 0) & DRGNT & MUTE 5 WAIT MLOAD LD & .START & CH & LDNMUTES & (NMUTES * 0) 6 WAIT SLOAD LD & START & CH & ! LDNMUTES 7 WAIT WLOAD LD & (I START!! CH) 8 MUTE WLOAD LD & (STEREO ! CH) & I START 9 MUTE SLOAD LD & (STEREO! CH} &START &;(NMUTE5 = 0) 8. I DRGNT 10 MUTE WLOAD LD & (STEREO! CH)-& START 8.(NMUTES = 0) & DRGNT & MUTE 11 MUTE LOAD LD & (STEREO I CH) A START & (NMUTES = 0) & DRGNT & ! MUTE 12 MUTE MLOAD LD.& (STEREO! CH) & START & (NMUTES * 0) 13 MUTE MUTE LD & ! STEREO & I CH 14 MUTE . MUTE ! LD ' 15 SKIP WLOAD LD & CH & I START 16 SKIP SLOAD LD & CH a START & LDNMUTES & (NMUTES = 0) & ! DRGNT 17 SKIP WLOAD LD & CH & START & LDNMUTES & (NMUTES = 0) a DRGNT & MUTE 18 SKIP LOAD ld &.ch a start a ldnmutes a (nmutes = o) a drgnt & mute 19 -SKIP MLOAD LD & CH 8 START 8 LDNMUTES 8 (NMUTES * 0) 20 · .SKIP SLOAD LD a CH a START & ! LDNMUTES •21 , SKIP SLOAD LD â I CH& STEREO 22 SKIP SKIP LDALCHS! STEREO 23 SKIP SKIP ! LD 24 ACTIVE SKIP LD a (START ! (STEREO & ! CH)) 8 ' DRGNT 25 “ •ACTIVE WLOAD LD & ((START & CH)! (STEREO 8 I CH)) & DRGNT 8 MUTE 26 - -ACTIVE LOAD LD 8 (( START 8 CH)! (STEREO 8 ! CH)) & DRGNT 8 I MUTE •27 .. •ACTIVE ACTIVE LD & START & ! STEREO 8 ' CH 8 DRGNT ' 28 ACTIVE WLOAD LD & ! START 8 (! STEREO! CH) 29 ACTIVE ACTIVE ! LD 30 WLOAD ' WAIT 31 MLOAD : MUTE -32 SLOAD SKIP 33 LOAD ACTIVE 34 RS! WAIT

Claims

REIVINDICAÇÕES 1 - Descodificador para sinais de áudio pertencentes a correntes de dados audiovisuais codificadas de acordo com o estandarde ISO/IEC 11172, sendo esses sinais de áudio iiisèridos em pacotes (“packets”) que compreendem um cabeçalho (“header”) com um primeiro grupo de palavras de serviço e palavras de dados compostas por amostras de sinais áudio inseridas em tramas (“frames”) que compreendem um número pré-estabelecido de amostras áudio e um cabeçalho da trama, compreendendo o referido descodificador (DA): meios de interface (IS) para receber pacotes áudio e programação e informação de sincronização de unidades externas (DS, CN) que gerem a camada do sistema do estandarde; um analisador (AS) dos pacotes áudio que recebe os pacotes dos meios de interface (IS), reconhece a correcção da configuração e da sequência das palavras de serviço no primeiro grupo e envia os dados contidos nos pacotes para as unidades subsequentes quando uma marca do tempo de apresentação (PTS) para esses dados é reconhecida no primeiro grupo de palavras de serviço;....... - : . meios (DFA) para descodificar a corrente de dados áudio, que recebem do analisador (AS) o conteúdo das palavras de dados dos pactoes e descodificam explorando as palavras de serviço no segundo grupo; meios (RS) para procurar e verificar o sincronismo de dados áudio, com base na informação fornecida pelo analisador (AS) e pelos meios (DFA) para descodificar a corrente de dados áudio; uma unidade de apresentação (UP) para fornecer os dados descodificados a meios de conversão digital-em-analógico, sendo possível a apresentação de dados com diferentes taxas de amostragem que podem ser derivados de pelo menos uma primeira e uma segunda frequências principais, sendo que a primeira frequência principal também utilizada para gerar um sinal de relógio interno (CLK24) para os componentes do descodificador (DA); meios (SAV) que regem a sincronização áudio-vídeo, os quais estão arranjados para iniciar a apresentação dos sinais áudio, por meio da comparação de um primeiro sinal dc temporização (SCR), fornecido pelos meios de interface (IS) e representativo de um relógio do sistema que temporiza igualmente a descodificação e apresentação dos sinais vídeo, e um segundo sinal de temporização (PTS), retirado da corrente de amostras áudio e consistindo na referida marca de tempo de apresentação; caracterizado pelo facto de os meios (SAV) que gerem a sincronização áudio-vídeo, estarem ainda arranjados para gerar, independentemente, um primeiro ou um segundo sinais de relógio (CLK24, CLK22) para a correcta apresentação dos sinais áudio com uma frequência de amostragem derivada respectivamente da primeira ou da segunda frequências principais, e controla estes sinais de relógio por meio da utilização de um circuito de realimentação que compreende um filtro digital (FN) e opera de tal maneira que minimiza a diferença entre o primeiro sinal de temporização (SCR) e o segundo (PTS), coincidindo o primeiro sinal de relógio para a apresentação dos sinais áudio com o referido sinal de relógio interno do descodificador.
2 — Descodificador de acordo com a reivindicação 1, caracterizado pelo facto de os mencionados meios (SAV) que controlam o sincronismo áudio-vídeo compreenderem: meios (ST1) para realizar a mencionada comparação entre o primeiro e o segundo sinais de temporização (SCR, PTS) e fornecer um sinal (DIFF) representativo da diferença entre os citados sinais; o referido filtro digital (FN) que é um filtro de passagem inferior (“lowpass”) cujos polos, zeros e ganho podem ser programados por intermédio dos mencionados meios de interface (IS) e que é arranjado para filtrar o sinal da diferença (DIFF) fornecido pelos meios de comparação (ST1), se o valor deste sinal estiver dentro de um intervalo pré-estabelecido, e para fornecer um sinal de erro, quando iniciado pela unidade de apresentação de dados (UP); um circuito bloqueado por uma primeira e uma segunda fases, compreendendo respectivamente um primeiro e um segundo osciladores controlados por tensão (VCOl, VC02) que são controlados pelo referido sinal de erro através dos respectivos conversores digital-analógico (DAC1, DAC2) e são arranjados para gerar e enviar à unidade de apresentação (UP), respectivamente o primeiro ou o segundo sinal de relógio (“clock”) para apresentação de dados, dependendo da taxa de amostragem necessária.
3 - Descodificador de acordo com a reivindicação 1 ou 2, caracterizado pelo facto de, numa fase de inicialização do descodificador (DA), o filtro (FN) fornecer aos conversores (DAC1, DAC2) um sinal de erro que corresponde ao valor central do referido intervalo pré-fixado.
4 - Descodificador de acordo com qualquer das reivindicações 1 a 3, caracterizado pelo facto de a unidade de apresentação (UP) compreender: um registo de apresentação de dados (RPD) para a emissão em série das amostras descodificadas numa saída do descodificador; uma primeira rede lógica (LC3) para controlar a entrada e a emissão de amostras pelo mencionado registo (DP) e para gerar sinais de sincronismo (BCLK) pelos dispositivos de utilização; uma segunda rede lógica (LC4) que gera e fornece à primeira rede lógica (LC3), com base na informação de um factor de sobreamostragem contido no segundo grupo de palavras de serviço, sinais (LD, SHIFT, TWS) que controlam a entrada de dados e deslocam a apresentação do canal de comutação (no caso de sinais de áudio estéreo), derivando esta segunda rede lógica (LC4) os citados sinais por processamento do sinal de saída de um Μ.·>ΛΤΜ*»Μ | \ j Ο contador (DCNT) cuja capacidade de contagem é igual à capacidade do referido registo (RPD) multiplicada por um valor máximo do factor de sobreamostragem. Lisboa, t 6 MOV. 2001 Dra. Maria Silvina Ferreira Agente Oficial & Pr·; ·'·-'·,5industrial R. Castilho, 50-5? - L .o -163 LISBOA Telefs.213651339 - 213815050 -Λ >*—Ί?—v .ΛΟ