PT2087623E

PT2087623E - Transposição e sobreposição de frequência do sinal de satélite

Info

Publication number: PT2087623E
Application number: PT07870121T
Authority: PT
Inventors: Branislav Petrovic; Dale Hancock; Jeremy Goldblatt; Keith Bargroff
Original assignee: Rf Magic Inc
Priority date: 2006-11-03
Filing date: 2007-12-31
Publication date: 2010-10-21
Also published as: US8892026B2; DE602007007808D1; US20150162998A1; WO2008064371A3; ATE474388T1; EP2087623B1; WO2008064371A2; US20080178227A1; EP2087623A2; US20080132193A1; US20230254058A1; US20080112385A1; US20200280382A1; US10439746B2; US20220069930A1; US11431427B2; US9219557B2; US8023912B2; US11139902B2; US20200295858A1

Description

ΡΕ2087623 3

DESCRIÇÃO "TRANSPOSIÇÃO E SOBREPOSIÇÃO DE FREQUÊNCIA DO SINAL DE SATÉLITE"

ANTECEDENTES DA INVENÇÃO

Campo da Invenção A presente invenção refere-se em geral aos sistemas receptores de satélite e, em particular, à distribuição de sinal de sinais de múltiplos satélites.

Antecedentes da técnica anterior:

Os sistemas de distribuição de TV modernos e competitivos necessitam de proporcionar aos clientes a capacidade de sintonizar de forma simultânea e forma independente e de receber qualquer um dos canais de TV disponíveis a partir de uma multiplicidade de satélites transmissores de canais de transponder. Num típico sistema de satélite, uma banda de frequência pode ter duas polarizações diferentes de sinal, distribuindo assim a multiplicidade de canais de transponder através de múltiplas vias de satélites em simultâneo na mesma banda de frequência. Uma grande variedade de equipamento, tais como aparelhos de televisão, set-tops, gravadores de vídeo pessoal (PVR), gravadores de vídeo digital (DVRs) e outro equipamento necessitam de receber diferentes programas de 4 ΡΕ2087623 TV simultaneamente em salas diferentes numa só casa (a capacidade de receber "todos os canais em toda a casa" ou de "visionar e gravar") ou em várias casas em simultâneo no caso de unidades de habitação múltipla. Constitui um a capacidade de recepção de qualquer canal a partir de qualquer via em variados sintonizadores localizados em vários aparelhos de recepção em simultâneo e de forma independente. 0 desafio de permitir a cada sintonizador a sintonia independente de qualquer canal de polarização de qualquer satélite foi superado através da técnica existente recorrendo à tecnologia de frequência de "comutador de transposição de banca" (BTS), bem como "comutador de transposição de banda" (CSS) , utilizando a conversão de frequência secundária, conforme se descreve abaixo. A Figura 1 mostra um diagrama típico de blocos de um sistema de transposição de banda de satélite da técnica anterior para ser utilizada com dois satélites, fornecendo duas saídas, cada uma alimentando um sintonizador de canal duplo (ou dois sintonizadores individuais). Cada antena recebe dois sinais de polarizações diferentes, tendo geralmente deslocamento de frequências de canal pela largura da metade do canal ou com a mesma frequência de canal. Nas aplicações de satélite de difusão directa (DBS), a polarização é geralmente circular, tendo sinais polarizados do lado direito (RI e R2) e do lado esquerdo (LI e L2) tal como se encontra assinalado na FIG. 1. Os sinais podem também ser polarizados linearmente com polarizações horizontais e verticais. 5 ΡΕ2087 623

Os sinais recebidos são processados num conversor de bloco de baixo ruido bem conhecido (LNB) 8 que consiste de amplificadores de baixo ruido 7, que normalmente incluem 2 ou 3 amplificadores numa cascata, filtros 9, que normalmente incluem filtros passa-banda, proporcionando a rejeição da imagem e a redução da potência da banda e o bloco do conversor de frequência 10. O bloco conversor 10, que realiza a conversão de redução de frequência, contém osciladores locais LOl 14 e 12 L02 qeralmente do oscilador tipo ressoador dielétrico (DRO), misturadores e amplificadores pós-misturador. Os dois misturadores conduzidos por LOl reduzem a frequência dos sinais para uma banda de frequência (inferior, L) , enquanto que os misturadores conduzidos pelo L02 reduzem a frequência para uma banda de frequências diferentes (alta, H). As bandas de frequência L e H são mutuamente exclusivas, não se sobrepõem e têm uma banda de guarda de frequência entre elas. Os sinais da banda L e H são então agrupadas num combinador separado 16 em cada braço, formando um sinal composto com duas bandas de frequência, "L+H", o que é frequentemente denominado como um "sinal empilhado de banda", que é, em seguida, acoplado a um bloco/comutador de matriz 2x4 20. 0 comutador de matriz 30 direcciona cada um dos dois sinais de entrada para seleccionar uma ou mais de 4 saidas, quer pela primeira frequência que converte os sinais em misturadores 28 conduzidos por L03 32 ou directamente através dos comutadores de desvio em torno dos 6 ΡΕ2087 623 misturadores. Os controlos para o desvio do comutador e misturador não são mostrados na figura. A frequência de L03 é escolhida de forma que a banda L se converte em banda H e vice-versa, o que é denominado de "transposição de banda". Tal concretiza-se quando a frequência L03 é igual à diferença entre as frequências L02 e L01. A transposição da banda é a segunda operação de conversão de frequência e mistura realizada no sinal de satélite recebido, após a primeira operação de conversão de frequência realizada no LNB.

As saldas do bloco do conversor/comutador de matriz 20 são acoplados através de diplexeres, que consistem num filtro passa-alto 22, num filtro passa-baixo 24 e num combinador 2 6, com duas vias semelhantes fornecendo duas saidas de sintonizador duplo 18 e 34. Os filtros 22 e 24 removem a parte indesejada do espectro, ou seja, as bandas indesejadas em cada saida. Cada uma das duas saidas de 18 e 34 alimenta um set-top box de sintonizador duplo (STB) através de um cabo coaxial separado para uma capacidade total de 4 sintonizadores em STBs. Ao controlar o encaminhamento da comutação de matriz e os modos de conversão do misturador/desvio, realiza-se uma transposição de frequência e cada um dos quatro sintonizadores pode ajustar independentemente qualquer um dos canais de polarização de qualquer satélite. A Figura 2 mostra um diagrama de blocos já existente na técnica de um sistema de transposição de banda 7 ΡΕ2087623 de satélite que recebe dois satélites como a figura 1, mas com capacidade adicional de recepção e processamento de um sinal de entrada externo 36. Na FIG. 2 um caso exemplar de uma banda de frequência de descida da frequência de rádio comum de banda Ku (RF) , bem como uma banda de frequência intermediária padrão (IF) . No exemplo, a banda de frequência Ku de descida 12,2 GHz a 12,7 GHz é reduzida para uma variação de frequência padrão de satélite IF de de 950-2150 MHz, misturando com dois osciladores locais LOl e L02. A frequência LOl é de 11,25 GHz, reduzindo o sinal polarizado RI do lado direito para uma banda baixa de 950MHz para 1450 MHz (L) e L02 é 14,35 GHz, reduzindo o sinal LI polarizado do lado esquerdo para uma banda alta de 1650 MHz para 2150 MHz (H) . Ao combinar os dois, forma-se um sinal do composto empilhado da banda ("L+H"), medindo de 95 0 MHz a 215 0 MHz, com uma banda de guarda de 200 MHz de largura no meio. O mesmo se repete para os outros dois sinais, R2 e L2. O sinal de entrada externo 36 já vem convertido e a banda empilhada na variação IF padrão 950-2150 MHz, normalmente a partir de uma outra antena/LNB. Utiliza-se uma comutação de matriz 3x4 38 para multiplexar o sinal externo adicional com os outros dois sinais internos . A Figura 3 é um diagrama de blocos de um sistema de transposição de banda de satélite da técnica anterior que recebe entrada de dois satélites e auxilia uma entrada externa semelhante à figura 2, mas proporcionando uma maior entrada para um total de três sardas capazes de alimentar ΡΕ2087 623 independentemente três sintonizadores duplos.

Para acomodar o aumento do número de orifícios de saida, utiliza-se uma maior comutação de matriz de tamanho 4x6.

Estes e outros sistemas da técnica anterior, enquanto concretizam o objectivo de sintonizar de forma independente uma multiplicidade de sintonizadores, fazem-no empregando uma conversão de frequência secundária, adicionando efectivamente uma ou mais conversões às conversões que estão a ter lugar no LNB, portanto, não só à custa do aumento da complexidade, mas também duma potencial degradação da qualidade do sinal. Além disso, se a comutação no comutador da matriz cria um intermediário e resulta numa mudança de nivel e de fase do sinal recebido, a interrupção e perda temporária do serviço podem ocorrer no orificio afectado. A Patente US 6.408.164 emitida a Lazaris-Brunner et al, intitulada "Analog Processor for Digital Satellites" descreve um processador analógico para uso com satélites digitais. A patente revela um sistema que consiste num bloco receptor que realiza uma redução de frequência, uma Matriz de Comutação NxM, seguida por outra redução de frequência. A Patente US 7.130.576 emitida a Gurantz et al, intitulada " Signal Selector and Combiner for Broadband 9 ΡΕ2087623

Content Distribution" descreve um processador para ser utilizado com satélites digitais. A patente revela um sistema que consiste num conversor de bloco de baixo ruido (LNBs) que realiza uma redução de frequência, uma Matriz de Comutação NxM, seguida por outra redução de frequência. 0 EP 0 800 314 revela um receptor com um bloco de conversor de baixo ruido integral com uma antena externa e uma unidade interna ligada ao receptor por cabo coaxial. A LNB incorpora um selector de polarização, um filtro amplificador de baixo ruido de banda larga, um módulo de selecção de banda de frequência, um conversor redutor de frequência, um segundo misturador e um filtro amplificador de saida. 0 primeiro oscilador local é controlado por um circuito de fase de travamento com um oscilador controlado por tensão que gera uma frequência de cerca de 2 GHz. 0 Pedido PCT publicado WO 02/51015 descreve um equipamento para tratamento de um sinal de entrada de forma a produzir um sinal de saida, que inclui: um selector para seleccionar uma pluralidade de partes de interesse do sinal de entrada, um conversor para converter cada parte seleccionada para as respectivas bandas de frequência adjacentes pré-determinadas e um combinador para combinar cada banda de frequências pré-determinada para produzir o sinal de saida. A Patente US No. 5.276.904 descreve um sistema com um cabeçote de frequência de microondas de multi- 10 ΡΕ2087623 frequência, instalado numa unidade externa, cujas entradas são ligadas às antenas de satélite. A demodulação da banda larga é possível graças a uma fonte de frequência de microondas controlada por um sintetizador. Os sinais digitais transmitidos por um cabo de ligação asseguram a programação de sintetizadores e, por conseguinte, a programação dos canais de TV seleccionados. Realiza-se uma remodulação em modulação de amplitude através do fornecimento de sinais na banda de 40-860 MHz através de um cabo de ligação existente para antenas terrestres. A técnica anterior pode ser melhorada, como por exemplo através da redução da complexidade, a potência e o custo, da preservação do desempenho de ruído de fase, bem como pela abordagem dos efeitos transitórios da comutação, eliminando assim o risco de interrupção do serviço.

SUMÁRIO DA INVENÇÃO

Esta invenção consiste num método de recepção e em equipamento para recepção simultânea e independente por uma multiplicidade de receptores de canais contidas na mesma banda de frequência, mas através de diferentes vias de transmissão, permitindo que múltiplos receptores individuais sintonizem de forma independente qualquer canal em qualquer via. A conversão de frequência de rádio frequência recebida (RF) para uma frequência intermediária (IF) para serem distribuídas pelas set-top boxes (STBs) realiza-se através de uma redução de frequência. Em termos gerais, a invenção pode ser utilizada num sistema de 11 ΡΕ2087 623 recepção de satélite que receba simultaneamente dois ou mais satélites, cada entrada de satélite com duas polarizações de sinal diferentes, assim tendo quatro ou mais diferentes vias de transmissão de sinal de transporte de entrega de sinais na mesma banda de frequências. Vários sinais de satélite são recebidos e amplificados. Uma matriz de comutação selecciona dois ou mais sinais entre os sinais RF recebidos. A comutação é realizada preferencialmente com comutadores que mantêm uma impedância constante no terminal de entrada ou proporcionam uma transição de comutação lenta para evitar a descontinuidade da impedância. Os sinais seleccionados são convertidos de forma descendente e a frequência traduzida para uma banda empilhada de banda alta ou baixa. Os sinais traduzidos são combinados em pares para formar um sinal de banda empilhada. Realiza-se apenas uma única redução de frequência, reduzindo assim a complexidade, custo e ruido de fase. 0 sinal de empilhamento de fase alimenta os sintonizadores de STBs.

Esta invenção reduz a complexidade, o custo e a dimensão da transposição da frequência da banda de canal e empilhamento ao eliminar a conversão de frequência secundária na unidade exterior (ODU) e os circuitos correspondentes. A eliminação da conversão de frequência secundária também ajuda a preservar a qualidade dos sinais. 12 ΡΕ2087 623

BREVE DESCRIÇÃO DAS FIGURAS A Figura 1 representa um diagrama de blocos da técnica anterior de um sistema de transposição de banda de satélite que recebe a entrada de dois satélites. A Figura 2 representa um diagrama de blocos da técnica anterior de um sistema de transposição da banda de satélite para receber a entrada de dois satélites com capacidade adicional de recepção e processamento de um sinal de entrada externa. A Figura 3 representa um diagrama de blocos da técnica anterior de um sistema de transposição de banda de satélite que recebe entrada de dois satélites com uma entrada externa e um total de três saidas. A Figura 4 representa um diagrama de blocos de uma modalidade da presente invenção de um sistema de transposição de satélite para um satélite. A Figura 5 ilustra o diagrama de tempo dos estados de transição de comutação de uma modalidade preferida do comutador na presente invenção. A Figura 6A representa um diagrama de blocos de uma modalidade preferida da presente invenção do comutador mostrado no estado OFF. 13 ΡΕ2087623 A Figura 6B representa um diagrama de bloco do comutador na figura 6A, mas demonstrado no estado ON. A Figura 6C representa um diagrama de bloco do comutador na figura 6A e FIG. 6B mostra o estado intermediário e transição, quando o braço se move para a posição ON-OFF ou vice-versa. A Figura 7A representa um exemplo do diagrama de tempo do estado de transição de comutação do comutador da FIG. 6C quando um produto constante das impedâncias dos dois braços do comutador seja alcançado, Zi'Z2 ie = R2. A Figura 7B representa a impedância de entrada do comutador na transição da FIG. 6C, que é constante e igual à impedância do sistema R, quando as impedâncias dos dois braços do comutador mudam para a figura 7A, ou seja, quando Z1.Z2 =R2. A Figura 8 representa um diagrama de blocos simplificado de uma modalidade preferida do comutador da presente invenção, utilizando elementos de comutação FET, controlados por conversores digital-analógicos (DACs). A Figura 9 representa um diagrama de blocos simplificado de uma modalidade preferida da presente invenção do comutador que utiliza elementos de 14 ΡΕ2087623 comutação FET como na figura 8, mas controlados por um circuito de transdutância linearizado com uma carga resistiva. A Figura 10 representa um diagrama de voltagem de controlo do estado de transição de comutação do comutador da FIG. 9 ao atingir um produto constante das impedâncias dos dois braços do comutador, ou seja, Zi.Z2 ~ R2. A Figura 11A representa um diagrama de blocos de uma multiplicidade da presente invenção de comutadores ligados à mesma entrada. A impedância de entrada é reduzida por um factor igual ao número de comutadores. A Figura 11B representa um diagrama de blocos de dois comutadores configurados para duas entradas e um arranjo de saida. A Figura 12 representa um diagrama de blocos de uma multiplicidade da presente invenção de comutadores ligados num arranjo de "pirâmide". A Figura 13 representa um diagrama de blocos simplificado de uma modalidade da presente invenção de um amplificador num arranjo AGC para nivelar a potência do sinal utilizando um amplificador de ganho variável interno. 15 ΡΕ2087 623 A Figura 14 representa um diagrama de blocos simplificado de uma modalidade da presente invenção de um amplificador num arranjo AGC para nivelar a potência do sinal utilizando um ganho variável interno e/ou atenuação. A Figura 15 representa um diagrama de blocos de uma modalidade da presente invenção de um sistema de transposição da banda de satélite para receber a entrada de dois satélites. A Figura 16 representa um diagrama de blocos de uma modalidade da presente invenção de um sistema de transposição da banda de satélite para receber a entrada de dois satélites. A Figura 17 representa um diagrama de blocos de uma modalidade da presente invenção de um sistema de transposição da banda de satélite para receber a entrada de dois satélites utilizando osciladores do tipo DRO no bloco de conversor redutor de frequência. A Figura 18 representa um diagrama de blocos de uma forma de realização da presente invenção usando LOs baseados em PLL com uma entrada IF externa independente. A Figura 19 representa um diagrama de blocos de uma forma de realização da presente invenção usando LOs 16 ΡΕ2087623 baseados em PLL com uma entrada IF externa separada. A Figura 20 representa um diagrama de blocos de uma forma de realização da presente invenção com 3 saidas e onde os conversores redutores de frequência tem um LO compartilhado entre três misturadores. A Figura 21 representa um diagrama de blocos de uma forma de realização da presente invenção com 3 saidas e conversores redutores de frequência com LOs baseados em DRO. A Figura 22 representa um diagrama de blocos do método de empilhamento do canal da presente invenção para ser utilizado com duas entradas de satélite. A Figura 23 representa um diagrama de blocos do método de empilhamento do canal da presente invenção para ser utilizado com três entradas de satélite. A Figura 24 representa um diagrama de blocos do método de empilhamento do canal da presente invenção para ser utilizado com duas entradas de satélite e uma entrada IF externa.

DESCRIÇÃO DETALHADA DA INVENÇÃO A Figura 4 representa um diagrama de blocos de uma modalidade da presente invenção de um sistema de transposição canal via satélite para um satélite, 17 ΡΕ2087 623 fornecendo uma saída com dois canais em diferentes frequências e alimentação a um sintonizador de canal duplo ou dois sintonizadores individuais. Cada sintonizador contém o sinal desejado a partir de qualquer polaridade recebida, mas ao contrário dos circuitos da técnica anterior, consegue a transposição directamente, sem executar uma conversão de frequência secundária. A totalidade da função de comutação e encaminhamento é realizada com a frequência de entrada ("frequência on"), eliminando assim os osciladores, misturadores, comutadores bypass, pós-amplificadores e outros circuitos associados com a conversão secundária. Esta abordagem simplifica o sistema, além de melhorar a preservação da integridade do sinal. Sempre que for necessário minimizar os efeitos da cross-talk porta-a-porta durante a comutação, o circuito de controlo do comutador 4 pode ser utilizado para controlar o tempo de comutação e a transição de impedância de comutadores 2. Esta técnica é descrita mais adiante. 0 encaminhamento da frequência on é feito pelo comutador da matriz 11 de tamanho 2x2 nesse exemplo. Este contém os blocos de entrada 90 e o bloco do comutador 2. Dentro do bloco do comutador 2, são mostrados elementos de comutação individuais 3 em posições ON ou OFF do exemplo. Uma saída do comutador da matriz está associada a uma única fonte, enquanto cada fonte pode ser ligada a múltiplas saídas (fornecendo o mesmo programa seleccionado para 18 ΡΕ2087 623 vários receptores). 0 comutador da matriz 11 direcciona os sinais de entrada da frequência on provenientes da antena via amplificadores 7 e 17, e filtros 9 e 19 para as sardas seleccionadas do comutador. Os dois sinais seleccionados a partir da saida do comutador da matriz 11 são alimentados para o bloco do conversor de frequência 60 com conversores redutores de frequência 65 e 66 para a conversão para a frequência IF.

Os conversores redutores de frequência 65 e 66 podem ser sintonizados fixos ou através de frequência ágil (isto é, variável) . Para a função do comutador de transposição de banda (BTS), os LOs dentro dos blocos 65 e 66 seriam normalmente sintonizados como fixos e para a aplicação do comutador de empilhamento de canal (CSS), os LOs são ágeis. Os conversores redutores de frequência podem ter cada um um oscilador (ilustra-se um oscilador tipo PLL 51) ou os as reduções de frequência podem compartilhar um oscilador simples, como mostrado no conversor redutor de frequência 50 da FIG. 16.

Se a variação da frequência RF de entrada ou largura de banda (BW) for inferior a metade da frequência BW de IF da saida (RF BW < H IF BW), de uma forma geral não se exigem filtros de saida 62 e 63 para a função BTS. Isso ocorre porque a banda RF inteira de uma entrada RF se encaixa na parte inferior da banda IF (banda baixa, L) e 19 ΡΕ2087623 toda a banda de outras entradas se ajusta na parte superior de IF (banda alta, H) . Por exemplo, se a variação de frequência de satélite é 12,2-12,7 GHz, ou seja, RF BW = 500 MHz e de saida IF tem uma variação padrão de 950 MHz -2150 MHz (IF BW = 1200 MHz), então a banda baixa pode ser de 950 MHz a 1450 MHz com uma frequência de LO fixa de 11,25 GHz e banda alta de 1650-2150 MHz. Essas bandas não se sobrepõem e a filtragem não é necessária. Os produtos da banda lateral superior do processo de conversão em conversores redutores de frequência 65 e 66 são reduzidos nas frequências de soma LO e RF, que neste caso estão na variação de 23-27 GHz. Esse intervalo está bem fora da frequência IF de interesse e, de uma forma geral, será atenuado pelas propriedades naturais de passa-baixa da maioria das fases subsequentes e dispositivos, tais como combinadores, cabos e dispositivos de recepção. Se necessário, um filtro de "telhado" simples rejeita esta banda de frequência que pode ser utilizada antes ou depois do combinador 64.

No simples caso de um satélite (duas entradas RF) na FIG 4, o comutador da matriz 11 pode não ser necessário se RF BW <1/2 IF BW porque ambas as entradas RF podem ser empilhadas simultaneamente num cabo. No entanto, para larguras de banda de RF maiores do que a metade da largura de banda de IF, é necessário o comutador 11. Por exemplo, a variação de frequência de satélite 10,7 a 12,75 GHz tais como alguns satélites europeus tem RF BW = 2. 20 ΡΕ2087623

Por mais de dois canais de saida IF, canal de empilhamento CSS em oposição a empilhamento de banda BTS é usado, caso em que a filtragem no IF é necessária. Em geral, a fim de encaixar uma multiplicidade de canais em BW de IF disponíveis, filtros tipo passa-faixa escalonados em frequência são utilizados. Por exemplo, na FIG. 22 quatro saídas são mostradas e os filtros 62 são de tipos passa-faixa . O seguinte é uma descrição da aplicação empilhada por canal (CSS) da FIG. 4. Filtros opcionais 62 e 63 são utilizados nas aplicações de empilhadas por canal enquanto que para a aplicação de pilha de banda, os filtros 62 e 63 geralmente não precisam ser utilizados. O conversores redutores de frequência 65 e 66 são neste caso de frequência ágil e estão sintonizados de forma que a frequência de canal desejada de cada conversor redutor de frequência caia na banda de passagem dos respectivos filtros passa-banda 62 e 63. As frequências centrais dos filtros 62 e 63 são diferentes e caem dentro do intervalo de sintonia dos sintonizadores. As saídas dos filtros 62 e 63 são combinadas no combinador de 64 e passadas para o sintonizador dual. Uma modalidade do controlo de frequência dos osciladores é a malha de sincronismo de fase (PLL) . Outra modalidade é a malha de sincronismo de frequência (FLL) . Os conversores redutores de frequência 65 e 66 podem ser combinados num único circuito integrado (IC). O controle de comutação 4 e o conjunto de 21 ΡΕ2087 623 circuitos de controle de frequência estão contidos no bloco 42. Este bloco é controlado remotamente através do mesmo cabo coaxial que porta os canais para os dispositivos de recepção, mas em sentido inverso a partir de uma unidade de controle interno ou externo ou a partir de um set-top box. A FIG. 15 mostra outra modalidade do circuito da presente invenção manejando mais portas de entrada e saida e traduzindo bandas de frequência em vez de canais. Esta figura mostra um diagrama de blocos da presente invenção de um sistema de transposição de banda de satélite para dois satélites, contendo duas sardas, cada uma com dois canais diferentes e alimentando um sintonizador de canal dual. 0 circuito realiza a função de encaminhamento e comutação inteira em frequência de uma forma semelhante à FIG. 4. 0 encaminhamento em frequência no circuito da FIG. 15 é realizado pelo comutador matricial 40 que tem o tamanho de 4x4 nesta modalidade. O comutador matricial 40 encaminha os quatro sinais de entrada de frequência on provenientes das cadeias amplificadoras para as uma ou mais das 4 sardas seleccionadas do comutador. Os quatro sinais seleccionados a partir da saida do comutador matricial 40 são alimentados para o bloco do conversor 44 para conversão para o a frequência IF.

Um total de quatro conversores redutores de frequência 46 está contido no bloco 44 desta modalidade. O número de conversores redutores de frequência é igual ao número de sardas de comutadores matriciais, bem como ao 22 ΡΕ2087623 número de sintonizadores ligados na sarda (dois sintonizadores duplos, neste caso). Uma modalidade dos conversores redutores de frequência pode ser implementada num circuito integrado, quer tendo cada bloco de conversores redutores de frequência 4 6 individual num IC separado, ou combinando dois ou mais blocos de conversores redutores de frequência 4 6 num único IC. Se mais de um conversor redutor de frequência for implementado num único IC, algum nivel de compartilhamento LO é possível, conforme ilustrado na FIG. 16. Outro exemplo de compartilhamento LO é mostrado na FIG. 17, este compartilhamento de tempo de um tipo de DRO discreto. 0 oscilador em cada conversor redutor de frequência 46 é sintonizado numa frequência tal de forma a abter a correcta banda de frequência de saída L ou H em cada saída. Uma modalidade do controle de frequência dos osciladores é a malha de sincronismo de fase (PLL) . A redução de frequência em cada bloco produz apenas uma (desejada) banda na saída. Se o BW RF for inferior à metade do BW IF, ao contrário da técnica anterior, não há necessidade de filtragem de banda ou duplexagem na saída -as duas bandas L e H são simplesmente combinados num combinador simples e encaminhadas para o cabo de alimentação dos sintonizadores. A eliminação dos duplexadores é outra vantagem da presente técnica. 0 comutador matricial pode ser um Circuito Integrado Monolítico de Microondas (MMIC) disponível no 23 ΡΕ2087 623 mercado, tal como o chip GaAs MESFET MMIC de banda larga da Hittite Microwave Corporation. Várias pastilhas IC podem ser usadas na implementação de "sistema num chip" (SIP) . 0 comutador matricial também pode ser implementado como uma solução discreta, por exemplo, usando díodos PIN num circuito impresso ou como uma combinação de componentes IC e discretos. 0 comutador matricial também pode ser implementado num circuito integrado monolítico com o resto do sistema da presente invenção. 0 comutador matricial tem de atingir um desempenho suficiente a fim de corresponder aos requisitos do sistema e evitar a degradação da qualidade do sinal. Importantes aspectos de desempenho do comutador matricial são o isolamento de porta a porta, quando o comutador está em estado de equilíbrio (isolamento estático ou cross-talk estático), e o isolamento porta a porta durante a transição quando o comutador está em transição de estado para estado (isolamento dinâmico ou cross-talk dinâmico). Os aspectos importantes tanto relativas aos isolamento estático como dinâmico do comutador matricial incluem os aspectos de isolamento de sinal (vazamento de sinal) e os efeitos de alteração de impedância sobre o isolamento e níveis de sinal. 0 isolamento estático entre portas deve levar em conta o fato de que cada porta recebe a potência de todas as outras portas combinadas, aumentando a exigência com o aumento do número de portas. 0 isolamento de sinal em cada 24 ΡΕ2087 623 porta para o conjunto de todas as outras portas deve satisfazer as necessidades orçamentais do sistema. Em aplicações digitais por satélite, usando formatos de modulação QPSK ou 8PSK, o isolamento de uma porta a partir da potência do sinal combinado de todas as outras portas precisa ser da ordem dos 40 dB para satisfazer os requisitos do sistema. Para isso, o isolamento entre as portas individuais deve ser maior que o de lOlog (N-l), onde N é o número total de portas. Para o caso exemplar do circuito da FIG. 15, com 4 portas, o isolamento porta à porta deve ser 5 dB superior (101og3), portanto, 45 dB de isolamento porta à porta são necessários. No caso de mais portas, será necessário um isolamento porta à porta ainda maior. Outro aspecto do projecto do comutador é o efeito da alteração de impedância estática, isto é, a diferença da impedância nodal em diferentes estados de comutação. A impedância nodal deve permanecer consideravelmente constante como uma função do estado dos comutadores para minimizar a alteração do nivel do sinal a ser transmitido através do nó. O isolamento dinâmico da mudança da matriz deve ser suficientemente elevado de forma a garantir que os transientes i de sinal ou transientes de mudança de impedância induzida numa porta (afectada) durante a transição de outra porta (que afecta) não perturbem a recepção do sinal na porta afectada. Em geral, durante uma transição de uma porta, todas as outras portas (N-l) podem ser afectadas, mas de um modo geral as portas dirigidas 25 ΡΕ2087 623 pela mesma fonte que a daquela que está sendo transitada são mais gravemente afectadas. Durante a transição de um estado aberto para um estado fechado (ou vice-versa) a impedância do comutador é alterada ou encontra-se em transição de alta impedância para baixa impedância (ou vice-versa), apresentando um valor intermediário durante a transição. A impedância de comutador durante a transição afecta a impedância do nó ao qual está ligado, afectando assim a potência do sinal e a transferência de fase de sinal através do nó entre os dispositivos ligados. Após a resolução da transição, a impedância estática também pode ser diferente, resultando num nivel estático e mudança de fase.

Um dos métodos utilizados na presente invenção para mitigar os efeitos da alteração de impedância durante a transição é o de controlar a velocidade do processo de transição. Os comutadores convencionais não controlam a velocidade de ligamento e desligamento, mas deixam que a transição do comutador na sua velocidade "natural", determinada principalmente pela propagação e por outros atrasos não intencionais no sistema. Esta velocidade é normalmente muito rápida, da ordem de várias dezenas de nanosegundos, que é da mesma ordem do tempo simbólico em comunicações digitais de alta velocidade. Por exemplo, com 25 Msps o tempo simbólico é de 40 ns e uma falha durante a transição de duração comparável pode causar erros em rajada curta, que podem causar erros visiveis ou audíveis, dependendo se o erro é recuperável pela correção de erro no 26 ΡΕ2087623 demodulador.

Entretanto, se a transição rápida é seguida por uma alteração estática de nível e/ou da fase do sinal recebido, pode ocorrer uma consequência mais grave de perda temporária do serviço. Quanto mais a impedância de um nó muda na transição (causando consequentemente uma maior mudança tanto do nível como da fase do sinal no nó de alimentação de outras portas não comutadas), maior a probabilidade de tal acontecer. Isto deve-se ao facto de uma fase da mudança do nível e da fase não ser imediatamente corrigida pelo demodulador, e apenas após o AGC e a malha de rastreamento da portadora descobrirem as alterações e se revelarem, o que pode ocorrer em milissegundos. Durante esse tempo, os níveis de decisão no demodulador serão incorretos e poderão ocorrer erros em rajada longa (p. ex., por um tempo símbolo de 40 ns, pode significar milhares de símbolos errados que podem prejudicar o serviço) .

Para resolver o problema transiente de comutação, a transição de comutador é desacelerada para permitir que a malha de rastreamento da portadora no demodulador e a malha AGC descubram a alteração de sinal causada pela comutação. A FIG. 5 mostra um diagrama de tempo dos estados de transição. Em vez de mudar rapidamente o estado de comutação de ON para OFF (e vice-versa) , a transição ao longo do tempo, isto é, a duração da região de transição 6, 27 ΡΕ2087 623 é intencionalmente desacelerada para permitir que várias malhas (tais como malha de rastreamento da portadora e malha AGC) no demodulador descubram transientes de comutação e previnam a degradação ou perda da recepção durante a transição. Tal como é descrito pela forma da curva na região 6, a taxa de alteração de impedância na presente invenção é intencionalmente desacelerada. 0 tempo de transição é ajustado de forma controlada abaixo da taxa simbólica e abaixo das constantes de tempo tanto da malha de rastreamento da portadora como da AGC, isto é, mais lento do que o reciproco das larguras de banda de loop (1/LBW) de cada loop. A distorção de sinal não linear, enquanto o comutador está na região de transição ativa 6 pode ser maior em comparação com os estados ON ou OFF e nas necessidades gerais a serem contabilizadas e tratadas no proj ecto.

Enquanto o método acima referido da presente invenção elimina o risco de interrupção do serviço devido a transientes de comutação e alterações de impedância estática, o método não será, entretanto, tratar dos efeitos da alteração de impedância estática no isolamento de sinal. A alteração de impedância pode manifestar-se em isolamento de sinal porta à porta reduzido devido a voltagens e correntes nodais alteradas. Isto pode ser mais pronunciado quando linhas de sinal de extremidade única são usadas, em oposição a um caso de linhas de sinal diferencial. Esta questão é abordada por outro método da presente invenção, que mantém a impedância constante, tanto durante como após 28 ΡΕ2087623 a transição. O método é descrito em seguida. A FIG. 6 e a FIG. 7 ilustram o método de alteração de impedância constante. Com 0 método de comutação da presente invenção, consegue-se uma impedância constante de entrada, isto é, a correspondência de impedância do comutador na entrada é alcançado em todos os três estados (ON, OFF e em transição) . A modalidade preferida do elemento comutador 3 é a do tipo pólo único de duas vias (SPDT), com uma terminação interna. Na posição OFF, como demonstra a FIG. 6A, o comutador liga a porta de entrada de 76 à terminação interna 5 com um valor R. Neste estado, a impedância de entrada do comutador em 76 (apresentada a sua fonte) é Zin = R. Na posição ON, ilustrada na FIG. 6B, a impedância de entrada em 76 é igual à impedância de carga 70 ligada na saida do comutador, que também é R. A situação em que o comutador está em transição (o braço movendo-se da posição ON para OFF, ou vice-versa) é demonstrada na FIG. 6C. Neste estado de transição, intermediário, a impedância Z± 12 e a impedância Z2 74 representam as impedâncias dos dois braços do comutador. Uma impedância altera-se de baixa para alta e a outra de alta para baixa conforme o comutador muda de posição durante o tempo de transição. Pode demonstrar-se que se o produto das duas impedâncias for mantido constante e igual a R2, isto é, se a seguinte equação for satisfeita: 29 ΡΕ2087 623

Zi-Z2= R2 (1) então a impedância de entrada em 7 6 também será constante, isto é, será correspondente pareada a R.

Ao contrário da porta de entrada, a correspondência de impedância na porta de saída do comutador não será mantido quando o comutador muda de estados. Porque a porta de saída neste processo está a ser comutada para outra fonte, ou seja, para outro serviço que interrompe o serviço original por definição, não é necessário manter a correspondência de impedância na saída durante as transições do comutador. A correspondência na saída será restaurada com a comutação da outra fonte. A FIG. 7A é um exemplo da impedância quando a condição da equação (1) é atingida; na realização da invenção, o produto de Zi e Z2 será aproximadamente igual a R2, devido a factores tais como variações ambientais e de componente. A impedância Ζχ é escolhida para alterar linearmente com o tempo, enquanto Z2 se altera hiperbolicamente como R2/Zi. Assim se atinge o objetivo de impedância de entrada constante, como demonstra a FIG. 7B, por uma linha de impedância constante 77 em R. A escolha de mudança linear de Ζχ contra o tempo foi realizada apenas para fins ilustrativos - qualquer outra escolha que satisfaça a equação (1) atingirá o mesmo objetivo.

Em qualquer forma de realização particular deste 30 ΡΕ2087 623 método, a impedância Z1 72 e a impedância Z2 74 serão projectadas em conjunto com as características dos elementos de comutação e com o bloco de controlo de comutação 4. O bloco de controlo de comutação 4 tem um circuito de controlo de tempo que gera um sinal de controlo que varia com o tempo com uma taxa controlável de mudança que resulta em valores de impedância desejados das impedâncias Zi e Z2 num dado momento. A FIG. 8 é um diagrama de blocos simplificado de uma modaliade do comutador da presente invenção utilizando elementos de comutação FET 100 e 102. Nesta modalidade, os comutadores são controlados por conversores digital para analógico 78 (DAC1) e 79 (DAC2) , respectivamente. Para obter a relação de impedância dos comutadores FET 100 e 102 cumprindo os requisitos da equação (1), DAC2 e DAC1 geraram voltagens em rampa de determinados perfis complementares, conforme o necessário com base nas caracteristicas de impedância dos elementos FET. O controlo digital de DACs é gerado no bloco de controlo 4 mostrado na FIG. 4. O conjunto de circuitos do comutador efectivo usará de uma maneira geral uma multiplicidade de comutadores FET, tendo elementos de derivação e em série para alcançar o desempenho requerido. Se a precisão desejada das impedâncias transicionais controladas dos comutadores não pode ser alcançada com dois DACs, mais DACs podem ser utilizados a fim de aproximar a equação (1) com maior precisão. 31 ΡΕ2087 623 A FIG. 9 mostra outra modalidade de controlo do comutador da presente invenção. Constitui um diagrama de blocos simplificado do comutador da presente invenção utilizando elementos de comutação FET como na FIG. 8, mas controlado por um circuito de transcondutância linearizado 80 com uma carga resistiva. Durante a transição, o circuito 80 é conduzido por sinais de varredura diferencial 81 e 83 que produzem voltagens de controlo complementar VDCM 82 e VDCP 84 conduzido comutadores FET 74 e 72, respectivamente. A FIG. 10 é um diagrama das voltagens de controlo 82 e 84 durante o estado de transição. Como demonstra o diagrama, o produto das duas voltagens controladas VDCM e VDCP é quase constante, o qual se traduz num produto de impedância quase constante dos dois comutadores FET 74 e 72, que é a meta como descrito anteriormente a fim de atingir uma impedância de entrada constante, isto é, a correspondência de entrada.

Com a ajuda das equações abaixo, pode explicar-se porque o produto constante das voltagens de controlo se transpõe para um produto de impedância constante. A impedância do FET na região activa pode ser expressa pela seguinte equação aproximada: 1/Ron K'W/L'(VGS-Vt-VDS) (2) onde Ron é a impedância FET, W e L são a largura e o comprimento da porta, respectivamente, K é uma 32 ΡΕ2087 623 constante, VGS é a porta para voltagem de controlo da fonte, Vt é a voltagem limítrofe e VDS é 15 a voltagem entre o drenador e a fonte.

Assumindo que VDS ~ 0 e substituindo as voltagens de controlo VDCP = VGS-Vt quando Ron é impedância Ζχ e VDCM = VGS-Vt quando Ron é a impedância Z2, obtêm-se as seguintes expressões para as impedâncias de comutador FET Z1 e Z2: 1/ Zx * VDCP (3) 1/Z2 * K-W/L· VDCM (4)

Multiplicando a equação (3) pela equação (4) , temos: Ζχ·Ζ2 * 1 / [ (K'W/L)2' (VDCP-VDCM) ] * constante (5)

Visto que o produto VDCP’VDCM é aproximadamente constante, a partir da equação (5), conclui-se que o produto Ζχ·Ζ2 também é constante. Ajustando o K'W/L tal que Ron = R na passagem por zero do sinal de varredura diferencial 81/83, segue-se a seguinte expressão:

ZiZ2* R2 ( 6)

Isto é, a condição alvo da equação (1) é satisfeita com comutador 3 da FIG. 9.

Em geral, uma comutação "break before make" é 33 ΡΕ2087 623 desejável e frequentemente necessária. Com este tipo de ordem de comutação, a linha ligada é primeiro completamente desligada e só depois a nova linha é ligada. Isso é muitas vezes necessário para prevenir uma possível degradação do isolamento de sinal, bem como uma má correspondência de impedância durante a transição se dois comutadores conectados ao mesmo nó forem transicionados ao mesmo tempo. 0 momento adequado para a comutação é conseguido com o controlo de tempo de comutador do bloco 4. A FIG. 11A representa um diagrama de blocos de uma multiplicidade de comutadores ligados à mesma entrada. Neste caso, a impedância de entrada é dividida pelo número de comutadores (N) , conforme determinado pelo número de saídas exigidas: Zin = R/N. Para valores maiores de N, a impedância de entrada pode tornar-se demasiado baixa. A FIG. 11B representa um diagrama de blocos de dois comutadores configurados para um arranjo de duas entradas, uma saída. A FIG. 12 representa um diagrama de blocos de uma multiplicidade de comutadores conectados num arranjo de "pirâmide". Ao contrário do circuito da FIG. 11, a impedância no esquema da FIG. 12 não foi reduzida pelo número de comutadores. No primeiro bloco 88 do arranjo de pirâmide, o valor do resistor acoplado à entrada é escolhido para o satisfazer o sistema Zin desejado. 0 bloco 86 usa um resistor de entrada com um valor de resistência 34 ΡΕ2087 623 de 2R. Portanto, a impedância de entrada para o arranjo de pirâmide de comutadores é Zin e o amplificador 85 do bloco 88 e cada amplificador do bloco 86 vê uma impedância de carga igual a R. Para salvar o hardware, apenas pode ser utilizado um par de DACs compartilhado controlando a impedância de transição da multiplicidade de comutadores, tal como no caso da FIG. 11 e FIG. 12. Neste caso, o par compartilhado de DACs é multiplexado entre os comutadores, servindo um de cada vez.

Os sinais recebidos dos satélites diferentes podem diferir em niveis de potência. Mesmo os sinais do mesmo satélite de polarização diferente podem ter niveis desiguais. Para obter um desempenho óptimo, é vantajoso equalizar os niveis de sinal antes da comutação na matriz. Isto pode ser alcançado através de AGC ou conjunto de circuitos de nivelamento de potência, usando atenuação e/ou ganho variável na cadeia de amplificador. Nivelamento de potência ou AGC requer detecção de nível e controlo de um elemento atenuador ou de ganho variável. A FIG. 13 representa um diagrama de blocos simplificado de um amplificador num arranjo AGC para nivelamento de potência de sinal utilizando um amplificador de ganho variável interno de IC. 0 detector de nível 94 através de filtro de malha (loop filter)/amplificador 96 controla um amplificador de ganho variável 92. A FIG. 14 representa um diagrama de blocos 35 ΡΕ2087 623 simplificado de um amplificador num arranjo AGC para nivelamento de potência de sinal utilizando um bloco de atenuação e/ou ganho variável externo 93. Neste caso o amplificador interno pode ter um ganho fixo. 0 amplificador de 92 também serve como um buffer (armazenador) , melhorando o isolamento e a correspondência de entrada. Cada forma de realização da presente invenção poderá conter essa armazenagem de entrada para maior isolamento. 0 comutador matricial 40 na FIG. 15 representa uma modalidade da solução de comutador da presente invenção. Consiste num arranjo de comutadores de pólo único duplo-throw (SPDT) interligados 41 ligados às linhas de barramento 43. A linha de barramento 43 pode constituir um único ponto, em termos fisicos, ou um comprimento eletricamente curto de uma linha de transmissão. Cada entrada conduz uma linha de barramento. O encaminhamento entre a entrada e a saida desejado é conseguido pela seleção da posição adequada dos comutadores SPDT. Como não há isolamento entre as portas ligadas ao mesmo barramento (é o mesmo ponto elétrico), a dinâmica de cross-talk poderia ser mais acentuada entre essas portas. O método de comutação de baixa velocidade da presente invenção acima descrito atenua este problema.

Poderá ser possível reduzir os efeitos da mudança de impedância durante a transição do comutador matricial, 36 PE2087623 substituindo o barramento 43 por divisores de sinal, tal como divisores de potência Wilkinson bem conhecidos ou similares. É sabido que divisores de potência fornecem isolamento entre as portas de saida e podem isolar os efeitos das mudanças de impedância nodal. No entanto, com esta solução, a complexidade e a perda de inserção são maiores.

Qualquer um dos tipos de comutador matricial descritos podem ser utilizados alternadamente em todas as modalidades dos circuitos da presente invenção. A FIG. 16 representa um diagrama de blocos de outra modalidade da presente invenção que tem a mesma capacidade de entrada/saida como o circuito mostrado na FIG. 15, com uma diferença no bloco de conversão descendente 48, onde se utilizam osciladores compartilhados conduzindo pares de misturadores. O IC de circuito integrado é uma modalidade preferida dos misturadores e oscilador compartilhado. O diagrama de blocos ilustrado na FIG.16 também utiliza um tipo de comutador matricial diferente 52. O comutador matricial 52 utiliza dispositivos activos para conduzir os comutadores que estão ligados directamente ao barramento. Cada barramento é conduzido a partir de um comutador no momento e conduz uma saida. Noutras modalidades do comutador matricial, podem ser 37 ΡΕ2087623 utilizados os arranjos de comutador ilustrados quer na FIG. 11A quer na FIG. 12. A FIG. 16 demonstra um exemplo de uma banda de frequências de descida de banda Ku comum, bem como uma banda de frequência intermediária (IF) padrão. No exemplo, a banda de frequência Ku de descida 12,2 GHz até 12,7 GHz é reduzida para um intervalo padrão de frequência de satélite IF: 950 -1450 MHz, através da mistura com o 11,25 GHz LO e 1650-2150 MHz, misturando com o 14,35 GHz LO. A FIG. 17 representa um diagrama de blocos de outra modalidade de um sistema de transposição de banda de satélite para receber a entrada de dois satélites utilizando osciladores de tipos diferentes 53 no bloco redutor de frequência, que mostra um bloco misturador 4 usando 2 osciladores locais baseados em DRO. A FIG. 18 representa um diagrama de blocos de outra modalidade da presente invenção. Nesta forma de realização utiliza-se um comutador matricial 6x4 de L-banda adicional 110. A FIG. 18 também demonstra um conjunto de circuitos adicionais onde uma entrada externa j á numa frequência IF pode ser comutada e gerada para os combinadores pelo uso do comutador matricial adicional 6x4. A FIG. 19 mostra um circuito semelhante ao da FIG. 18, excepto pelo facto do conversor redutor de frequência usar osciladores locais baseados em DRO em vez de osciladores baseados em PLL. 38 ΡΕ2087 623 A FIG. 20 ilustra a presente invenção recebendo entradas de dois satélites, contendo saidas para três sintonizadores duplos usando um comutador matricial 4x6 e dois conversores redutores de frequência cada um com três misturadores compartilhando um LO. A FIG. 21 mostra uma forma de realização semelhante à da FIG. 20 excepto no facto de os misturadores serem baseados em DRO. A FIG. 22 representa um diagrama de blocos do método de empilhamento de canal da presente invenção com quatro canais combinados num único cabo, utilizando quatro filtros passa-banda, cada um centrado em frequência diferente dentro do intervalo de funcionamento do sintonizador. Os conversores redutores de frequência são conversores ágeis em frequência. A FIG. 23 representa um diagrama de blocos de um circuito semelhante ao da FIG. 22, mas para uso com sinais de entrada de três satélites. A FIG. 24 representa um diagrama de blocos do método de empilhamento de canal da presente invenção para uso com duas entradas de satélite e uma entrada IF externa 130. O sinal IF externo é primeiro filtrado por filtros 124 e 126 e, em seguida convertido ascendentemente (circuitos 120 e 122) para a mesma banda de frequência que os sinais de satélite (por exemplo, banda Ku ou Ka) e é então 39 ΡΕ2087 623 processado da mesma maneira como outra entrada de satélite. Esta modalidade da presente invenção elimina a comutação de matriz pós-conversão descendente. 0 ruido de fase pode degradar devido à reconversão para alta frequência.

No entanto, se o ruido de fase for dominado pela referência PLL comum compartilhada entre os conversores que incrementam e reduzem a frequência, muito desse ruido vai ser desfeito ou cancelado no processo de redução, resultando numa degradação de ruido de fase relativamente pequena. Este não será o caso se fore utilizadas fontes DRO LO, caso em que o ruido dos DROs será aditivo. É utilizada uma secção de filtro opcional 115 em aplicações empilhadas por canal enquanto que para a aplicação de pilha de banda, a secção de filtro 115 geralmente não precisa ser usada.

Cada forma de realização da presente invenção aqui descrita pode ter um desempenho melhorado com a adição de conjunto de circuitos de pólo cruzado/cancelamento de vazamento na RF para remover acoplamento indesejado no comutador. 0 pedido PCT US 2007/072592, por Goldblatt, Bargroff e Petrovic, intitulado "Satellite interference canceling" depositado em 29 de junho de 2007 contém uma técnica de cancelamento de inferência; o pedido é submetido à atribuição comum como o presente pedido.

Lisboa, 13 de Outubro de 2010

Claims

ΡΕ2087 623 1 REIVINDICAÇÕES 1. Um dispositivo para processamento de sinais de satélite, compreende: uma primeira cadeia amplificadora (7) que recebe um primeiro sinal RF; uma segunda cadeia amplificadora (17) que recebe um segundo sinal RF; um primeiro filtro passa-banda (9) acoplado à saida da primeira cadeia amplificadora; um segundo filtro passa-banda (19) acoplado à saida da segunda cadeia amplificadora; um comutador de matriz (11) acoplado às saldas do primeiro filtro passa banda (11) acoplado às saidas do primeiro filtro passa banda e o segundo filtro passa banda; um bloco do conversor de frequência acoplado às saidas do comutador de matriz que elimine os sinais de frequência convertidos; um combinador (64) acoplado à saida do comutador da matriz (11) que combina os sinais de frequência convertidos e produz uma saida de frequência IF empilhada em que se verifica uma conversão de frequência simples entre os sinais de entrada RF e a saida de frequência IF empilhada, e um circuito para processamento de um sinal IF externo que compreende: 2 ΡΕ2087623 uma entrada para o sinal IF externo; um filtro passa alto (126) e um filtro passa baixo (124) em que a saida do sinal IF externo é acoplada à entrada do filtro passa alto e do filtro passa baixo; a saida do filtro passa alto (126) é acoplada à entrada de um primeiro bloco de conversão ascendente (122); e a saida filtro passa baixo (124) é acoplada à entrada de um segundo bloco de conversão ascendente (120); em que as saidas do primeiro e segundo blocos de conversão ascendente (122, 120) são entradas do comutador da matriz (11). 2. 0 dispositivo de processamento de sinais de satélite, de acordo com a reivindicação 1, compreende: um primeiro filtro de saida (62) acoplado a uma saida do bloco conversor de frequência (60) para seleccionar um primeiro conjunto de frequências; um segundo filtro de saida (63) acoplado a uma outra saida do bloco conversor de frequência (60) para seleccionar um segundo conjunto de frequências em que as saídas de filtro (62) e do filtro (63) são acopladas às entradas do combinador (64).
3. O dispositivo para processamento de sinais de satélite, de acordo com a reivindicação 1, em que o 3 ΡΕ2087 623 bloco do conversor de frequência converte as frequências das sardas do comutador da matriz (11) utilizando um oscilador partilhado (51). 4. 0 dispositivo para processamento de sinais de satélite, de acordo com a reivindicação 1, em que o bloco do conversor de frequência compreende pelo menos um oscilador (51) onde o oscilador é um oscilador de malha de sincronismo de fase. 5. 0 dispositivo para processamento de sinais de satélite, de acordo com a reivindicação 1, em que o bloco do conversor de frequência compreende pelo menos um oscilador (53) onde o oscilador é um oscilador ressoador dielétrico. 6. 0 dispositivo para processamento de sinais de satélite, de acordo com a reivindicação 1, em que o bloco do conversor de frequência compreende pelo menos um oscilador onde a frequência do oscilador é fixa. 7. 0 dispositivo para processamento de sinais de satélite, de acordo com a reivindicação 1, em que o bloco do conversor de frequência compreende pelo menos um oscilador onde a frequência do oscilador é variável. 7. 0 dispositivo de processamento de sinais de satélite, de acordo com a reivindicação 2, 4 ΡΕ2087623 compreendendo : um circuito de processamento de um sinal IF externo; e um segundo comutador de matriz (110) acoplado à saida do bloco do conversor de frequência e à saida do circuito de processamento de sinal IF externa em que a saida do segundo comutador da matriz (110) está acoplada às entradas do primeiro filtro de saida e do segundo filtro de saida.
9. O dispositivo para processamento de sinais de satélite, de acordo com a reivindicação 1, em que a primeira cadeia amplificadora (7) compreende ainda meios para ajustar o nivel de potência da saida da primeira cadeia amplificadora; e a segunda cadeia amplificadora (17) compreende ainda os meios para ajustar o nivel de potência da saida da segunda cadeia amplificadora, em que a saida da primeira cadeia amplificadora e a saida da segunda cadeia amplificadora são sensivelmente iguais.
10. O dispositivo, de acordo com a reivindicação 1, em que o comutador da matriz inclui comutadores de sinal que mantêm a impedância de entrada sensivelmente constante.
11. O dispositivo, de acordo com a reivindicação 1, em que o comutador de sinal compreende as comutações de sinal em que a transição entre os estados do comutador é 5 ΡΕ2087 623 desacelerada para permitir o rastreamento de circuitos num sistema de recepção de sinais de satélite processados para acompanhar as mudanças de sinal causadas pela comutação. 12. 0 dispositivo, de acordo com a reivindicação 1, em que o comutador da matriz inclui comutadores de sinal que mantêm a impedância de entrada sensivelmente constante e a transição entre os estados do comutador é desacelerada para permitir o rastreamento de circuitos num sistema de recepção de sinais de satélite processados para acompanhar as mudanças de sinal causadas pela comutação.
13. Um método para processamento de sinais RF de satélites, compreende: a amplificação dos sinais de satélite RF; a filtragem dos sinais de satélite RF amplificados; a selecção dos sinais de satélite RF amplificados filtrados através de um comutador de matriz capaz de comutar em RF; a conversão descendente dos sinais de satélite seleccionados em IF; a combinação das sinais convertidos em frequência e a produção de uma saida IF de frequência empilhada em que uma única conversão de frequência é realizada entre os sinais de entrada RF do satélite de saida RF e a saida IF de frequência empilhada, e o processamento de um sinal IF externo que compreende: 6 ΡΕ2087 623 a recepção do sinal IF externo através de uma entrada; o acoplamento do sinal IF externo para as entradas de ambos os filtros passa alto (126) e um filtro passa-baixo (124), o acoplamento da saida do filtro passa-alto (126) na entrada de um primeiro bloco de conversão ascendente (122); e o acoplamento da saida do filtro passa-baixo (124) na entrada de um segundo bloco de conversão ascendente (120); em que as saidas do primeiro e segundo blocos conversão ascendente (122, 120) são as entradas para a comutação de matriz (11).
14. O método, de acordo com a reivindicação 13, em que os sinais de satélite RF são sinais de um único satélite.
15. O método, de acordo com a reivindicação 13, em que os sinais de satélite RF são sinais provenientes de satélites múltiplos. Lisboa 13 de Outubro de 2010