ES2348410T3 - Señal de frecuencia de translacion de satelite y apilado. - Google Patents

Abstract

Un dispositivo para procesar señales de satélite que comprende: una primera cadena de amplificadores (7) que reciben una primera señal RF; una segunda cadena de amplificadores (17) que recibe una segunda señal RF; un primer filtro de paso de banda (9) acoplado a la salida de la primera cadena de amplificadores; un segundo filtro de paso de banda (19) acoplado a la salida de la segunda cadena de amplificadores; un conmutador de matriz (11) acoplado a las salidas del primer y del segundo filtro de derivación; un bloque de conversión de frecuencias acoplado a las salidas del conmutador de matriz que emite señales de frecuencia convertida; un combinador (64) acoplado a la salida del conmutador de matriz (11) que combina las señales de frecuencia convertida y produce una salida IF de frecuencia apilada, donde una única conversión de frecuencia es realizada entre las señales de entrada RF y la salida IF de frecuencia apilada y un circuito para procesar una señal IF externa que comprende: una entrada para la señal IF externa; un filtro de paso alto (126) y un filtro de paso bajo (124) donde la señal IF externa está acoplada a la entrada de tanto el filtro de paso alto como del de paso bajo; la salida del filtro de paso alto (126) está acoplado a la entrada de un primer bloque conversor ascendente (122); y la salida del filtro de paso bajo (124) está acoplado a la entrada de un segundo bloque conversor ascendente (120); donde las salidas del primer y segundo bloque conversor ascendente (122, 120) son entradas al conmutador de matriz (11).

Description

Señal de frecuencia de traslación de satélite y apilado.

Antecedentes de la invención Campo de la invención

La presente invención se refiere generalmente a sistemas receptores de satélite y en particular a la distribución de señales provenientes de múltiples satélites.

Antecedentes y estado del arte

En los sistemas modernos y competitivos de difusión de TV es necesario proveer a los clientes la posibilidad de sintonizar y recibir simultáneamente e independientemente cualquiera de los 30 canales de una multitud de satélites que transmiten canales de transpondedores. En un sistema satélite típico, una banda de frecuencia puede tener dos polarizaciones de canal distintas, suministrando de esta manera la multitud de canales de transpondedores a partir de las múltiples trayectorias de satélites que se encuentran simultáneamente en la misma banda de frecuencia. Una multitud de dispositivos TV diferentes como receptores de TV, equipos de instalación de abonados, grabadores personales de vídeo (PVRs), grabadores de vídeo digital (DVRs) y otros dispositivos necesitan recibir distintos programas de TV simultáneamente, en distintas habitaciones de un hogar (la capacidad "video centralizado" o "visualización y grabación", o en numerosos domicilios en el caso de múltiples viviendas colectivas. Proveer la capacidad de recepción de cualquier canal, de cualquier trayectoria, en múltiples sintonizadores, en diferentes equipos y de manera simultánea e independiente, es un desafío. Este problema de la habilitación de cada sintonizador para que sintonice independientemente cualquier canal, de cada polarización, de cualquier satélite, ha sido resuelto en el estado del arte anterior mediante la tecnología "conmutador de cambio de banda" de frecuencia así como con la tecnología "conmutadores de canal de apilamiento" (CSS) que utiliza una conversión de frecuencia secundaria, como se describe a continuación.

La Fig. 1 presenta un esquema funcional de un sistema de cambio de banda, según el estado previo del arte, que se utiliza con dos satélites, ofreciendo dos salidas, alimentando cada una de ellas un sintonizador de doble canal (o dos sintonizadores individuales). Cada antena recibe dos señales de distinta polarización, que tienen normalmente frecuencias de canales compensadas por el ancho de semivía o que tienen las mismas frecuencias de canal. En aplicaciones de satélites de emisión (DBS), normalmente la polarización es circular, teniendo señales polarizadas derechas (R1 y R2) e izquierdas (L1 y L2), como se representa en la Fig. 1. Las señales también pueden ser polarizadas linealmente con polarizaciones horizontales o verticales.

Las señales recibidas son procesadas en un bloque convertidor de bajo ruido (LNB) 8 consistiendo en amplificadores de bajo ruido 7, que normalmente incluyen 2 o 3 amplificadores en cascada, filtros 9, que normalmente incluyen filtros pasabanda, que ofrecen una supresión de la frecuencia de imagen y reducen la potencia fuera de banda, y el bloque convertidor de frecuencia 10. El bloque convertidor 10, que realiza la conversión descendente de la señal, contiene los osciladores locales LO1 14 y LO2 12, normalmente de tipo resonador dieléctrico (ORD), mezcladores y amplificadores después de mezcladores. Los dos mezcladores controlados por LOI realizan la conversión descendente de las señales a una banda de frecuencia (inferior, L) mientras que los mezcladores controlados por LO2 realizan la conversión descendente a una banda de frecuencia diferente (mayor, H). Las bandas de frecuencia L y H son mutualmente exclusivas, no se solapan y tienen una banda de frecuencia de seguridad entre ellas. Entonces, las señales de banda L y H son sumadas en un combinador separado 16 en cada brazo, formando una señal compuesta que tiene las dos bandas de frecuencia, "L+H", a la que frecuentemente se hace referencia como una "señal de banda superpuesta", que entonces es acoplada a un bloque conmutador-convertidor de matrices 2x4 20.

El conmutador de matriz 30 enruta cada una de las dos señales de entrada hacia una o varias de las 4 salidas seleccionada(s), bien por la primera frecuencia, convirtiendo las señales en el mezclador 28 controlado por LO3 32, o bien directamente vía los conmutadores de derivación alrededor del mezclador. Los controles para la derivación del conmutador y del mezclador no son mostrados en la figura. La frecuencia de LO3 es elegida de manera que la banda L se convierta en banda H, y viceversa, lo que se llama "conversión de banda". Esto se cumple cuando la frecuencia LO3 es igual a la diferencia entre las frecuencias LO2 y LO1. La conversión de banda es una segunda operación de mezcla y de conversión de frecuencia, que se realiza sobre la señal de satélite recibida, después de la primera operación de conversión de frecuencia realizada en el LNB.

Las salidas del bloque conmutador-convertidor de matrices 20 son acopladas mediante diplexores que consisten en un filtro de paso alto 22, un filtro de paso bajo 24 y un combinador 26 con dos vías similares, que suministran dos salidas duales de sintonizador 18 y 34. Los filtros 22 y 24 retiran la parte indeseada de espectro, por ejemplo las bandas no deseadas en cada salida. Cada una de las dos salidas 18 y 34 alimenta un descodificador (STB) con sintonizador dual mediante un cable coaxial separado, para una capacidad total de 4 sintonizadores en STBs. Controlando los modos de enrutamiento del conmutador de la matriz y de la conversión/derivación del mezclador, se realiza un cambio de frecuencia y cada uno de los 4 sintonizadores puede sintonizar independientemente cada uno de los canales desde cualquier polarización de cualquier satélite.

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La Fig. 2 es un diagrama de bloques de un sistema de cambio de banda de satélite, según el arte previo, que recibe dos satélites como en la Fig. 1, pero con una capacidad adicional de recepción y procesamiento de una señal de entrada externa 36. En la Fig. 2 se muestra, a modo de ejemplo, un caso común de radio frecuencia (RF) de banda Ku, de banda de frecuencia descendente, así como una frecuencia intermediaria estándar (IF). En el ejemplo, la banda Ku de frecuencia descendente de 12.2 GHz a 12.7 GHz es convertida de manera descendente a un intervalo de frecuencia de 950 a 2150 MHz, estándar de satélite, mezclándola con dos osciladores locales LO1 y LO2. La frecuencia LO1 es 11.25 GHz, convirtiendo de manera descendente la señal polarizada derecha R1 a una banda baja de 950 MHz a 1450 MHz (L) y LO2 es 14.35 GHz, convirtiendo de manera descendente la señal polarizada izquierda LI a una banda alta de entre 1650 MHz y 2150 MHz (H). Combinando las dos, se forma una señal compuesta de apilamiento de canales ("L+H"), que se expande de 950 MHz a 2150 MHz, con una banda de seguridad de 200 MHz de ancho en el medio. Se repite lo mismo para las dos otras señales, R2 y L2. La señal de entrada externa 36 llega ya convertida con apilamiento de canales en el intervalo IF estándar de 950 a 2150 MHz, normalmente de otra antena/LNB. Un conmutador de matriz 3x4 38 es utilizado para multiplexar la señal externa adicional con las otras dos señales internas.

La Fig. 3 es un diagrama de bloques de un sistema de cambio de banda de un satélite, según el estado previo del arte, para la recepción de entrada desde dos satélites y que soporta una entrada externa como en la Fig. 2, pero que ofrece una salida más, contando en total con tres salidas capaces de alimentar independientemente tres sintonizadores duales.

Para alojar un mayor número de puertos de salida, se utiliza un mayor conmutador de matriz de tamaño 4x6.

Este y otros sistemas, según el arte previo, aunque permiten alcanzar el objetivo de sintonización independiente de múltiples sintonizadores, lo hacen utilizando una conversión secundaria de frecuencia, añadiendo efectivamente una o varias conversiones a la que ya se produce en el LNB, lo que no solo aumenta la complejidad, sino que también degrada la calidad de la señal. Además, si la conmutación en el conmutador de matriz crea un corte momentáneo y tiene por resultado un cambio de nivel y de fase de la señal recibida, se puede producir una interrupción y una pérdida temporal de servicio en el puerto afectado.

La patente U.S. 6,408,164 concedida a Lazaris-Brunner y otros, titulada "Procesador analógico para satélites digitales", describe un procesador analógico destinado a ser utilizado con satélites digitales. La patente menciona un sistema que consiste en un bloque receptor que realiza una conversión descendente, una matriz de conmutación NxM, seguida por otra conversión descendente.

La patente U.S. 7,130,576 concedida a Gurantz y otros, titulada "Selector de señal y combinador para la distribución de contenido de banda ancha", describe un procesador que se utiliza con satélites digitales. La patente menciona un sistema que consiste en bloques convertidores de bajo ruido (LNBs) que realizan una conversión descendente de frecuencia, una matriz de conmutación NxM, seguida de otra conversión descendente de frecuencia.

EP 0 800 314 menciona un receptor que tiene un bloque convertidor de bajo ruido integral, con una antena exterior y una unidad interna conectada al receptor mediante un cable coaxial. El LNB incorpora un selector de polarización, un amplificador-filtro de banda ancha de bajo ruido, un módulo selector de banda de frecuencia, un conversor descendente, un segundo mezclador y un amplificador-filtro de salida. El primer oscilador es controlado por un enlace de control de fase, con un oscilador de voltaje controlado que provee una frecuencia de aproximadamente 2 GHz.

La solicitud de PCT publicada WO 02/51015 se refiere a un aparato para el procesamiento de una señal de entrada, para producir una señal de salida, que incluye: un selector para la selección de una multitud de porciones de interés de la señal de entrada, un traductor para traducir cada porción seleccionada a las respectivas bandas de frecuencia adyacentes predeterminadas, y un combinador para combinar cada banda de frecuencia predeterminada con el fin de producir la señal de salida.

La patente US No. 5 276 904 se refiere a un sistema que tiene una cabeza de frecuencia de microondas multifrecuencia, instalada en una unidad externa, cuyas entradas son conectadas a las antenas de satélite. La demodulación de banda ancha es posibilitada por una fuente de frecuencia microonda, controlada por un sintetizador. Las señales digitales transmitidas por un cable de enlace aseguran la programación del sintetizador y por lo tanto de los canales de TV seleccionados. Se realiza una remodulación en modulación de amplitud para proveer señales en la banda 40-860 MHz, transportadas por un cable de enlace existente para antenas terrestres.

El estado del arte previo deja espacios para mejoras, como una reducción de la complejidad, potencia y coste, preservando las características de ruido de fase así como direccionando los efectos transitorios de conmutación, eliminando así el riesgo de interrupción de servicio.

Resumen

Esta invención se refiere a un aparato y un método de recepción para la recepción simultánea e independiente, por una multiplicidad de receptores de los canales llevados en la misma banda de frecuencia, pero a través de diferentes y múltiples vías de transmisión, permitiendo que receptores individuales sintonicen independientemente cualquier canal en cualquier vía. La conversión de frecuencia de la radiofrecuencia (RF) recibida a una frecuencia intermedia (FI) para la distribución a descodificadores externos (STBs) se realiza con una conversión descendente. Generalmente, la invención puede ser utilizada en un sistema de recepción de satélite que recibe de forma simultánea desde dos satélites o más, teniendo cada entrada de satélite dos polarizaciones de señal diferentes, teniendo así cuatro o más vías de transmisión de señal, que suministran señales en las mismas bandas de frecuencias.

Varias señales de satélite son recibidas y amplificadas. Una matriz de conmutación selecciona dos señales o más entre las señales RF recibidas. La conmutación es realizada preferiblemente mediante conmutadores que mantienen una impedancia constante en el terminal de entrada, o que proveen una transición de conmutación lenta, para evitar una discontinuidad en la impedancia. Las señales seleccionadas son convertidas de manera descendente y la frecuencia es traducida a una banda alta o baja de bandas superpuestas. Las señales traducidas son combinadas en pares para formar una señal de banda superpuesta. Se utiliza una fase de conversión descendente simple, reduciendo con ello la complejidad, el coste y el ruido de fase. La señal apilada en banda alimenta sintonizadores en STBs.

La presente invención reduce la complejidad, el coste y la dimensión conversión de frecuencia canal-banda y apilamiento, eliminando la conversión de frecuencia secundaria en la unidad exterior (ODU) y la circuitería correspondiente. La eliminación de la segunda conversión de frecuencia también ayuda a preservar la calidad de las señales.

Breve descripción de los dibujos

La Fig. 1 es un diagrama de bloques de un sistema de conversión de banda de satélite, según el estado del arte previo, para la recepción de entradas de dos satélites.

La Fig. 2 es un diagrama de bloques de un sistema de conversión de banda de satélite, según el estado del arte previo, para la recepción de entrada de dos satélites, con la capacidad adicional de recibir y procesar una señal de entrada externa.

La Fig. 3 es un diagrama de bloques de un sistema de conversión de banda de satélite, según el estado del arte previo, para la recepción de entrada de dos satélites, con una entrada externa y un total de tres salidas.

La Fig. 4 es un diagrama de bloques de una realización de la presente invención de un sistema de conversión de canal satélite para un satélite.

La Fig. 5 ilustra el diagrama de tiempos de los estados de transición de conmutación de una realización preferente del conmutador, en la presente invención.

La Fig. 6A es un diagrama de bloques de una realización preferente del conmutador de la presente invención, mostrado en estado DESCONECTADO.

La Fig. 6B es un diagrama de bloques del conmutador en la Fig. 6A, pero mostrado en estado CONECTADO.

La Fig. 6C es un diagrama de bloques del conmutador de las Fig. 6A y Fig. 6B, mostrado en el estado intermediario, de transición, cuando el brazo se está moviendo de la posición DESCONECTADO a CONECTADO o viceversa.

La Fig. 7A es un ejemplo de diagrama de tiempos del estado de transición de la conmutación del conmutador de la Fig. 6C, en el que se alcanza un producto constante de la impedancia de los dos brazos del conmutador, esto es Z1 \bullet Z2 = R2.

La Fig. 7B es la impedancia de entrada del conmutador en transición de la Fig. 6C, que es constante e igual a la impedancia del sistema R, cuando las impedancias de los dos brazos del conmutador cambian por Fig. 7A, esto es cuando Z1 \bullet Z2 = R2.

La Fig. 8 es un diagrama de bloques simplificado de una realización preferente del conmutador de la presente invención, que utiliza elementos de conmutación FET controlados por conversores digital-analógicos (CDAs).

La Fig. 9 es un diagrama de bloques simplificado de una realización preferente del conmutador de la presente invención, que utiliza elementos de conmutación FET, como en la Fig. 8, pero controlados por un circuito de transconductancia linearizado que tiene una carga resistiva.

La Fig. 10 es un diagrama de voltajes de control del estado transitorio de conmutación del conmutador de la Fig. 9, que consigue un producto prácticamente constante de las impedancias de los dos brazos del conmutador, esto es Z1. Z2 \approx R2.

La Fig. 11A es un diagrama de bloques de una multitud de conmutadores de la presente invención, conectados a la misma entrada. La impedancia de entrada es reducida por el factor equivalente al número de conmutadores.

La Fig. 11B es un diagrama de bloques de dos conmutadores configurados para una disposición de dos entradas y una salida.

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La Fig. 12 es un diagrama de bloques de una multitud de conmutadores de la presente invención, conectados en una disposición "piramidal".

La Fig. 13 es un diagrama de bloques simplificado de una realización del amplificador de la presente invención en una configuración AGC, para la nivelación de la potencia de la señal, utilizando un amplificador interno de ganancia variable.

La Fig. 14 es un diagrama de bloques simplificado de una realización del amplificador de la presente invención en una configuración AGC, para la nivelación de la potencia de la señal, utilizando una ganancia y/o atenuación exterior variable.

La Fig. 15 es un diagrama de bloques de una realización de la presente invención de un sistema de conversión de banda de satélite, para la recepción de entrada de dos satélites.

La Fig. 16 es un diagrama de bloques de una realización de la presente invención de un sistema de conversión de banda de satélite, para la recepción de entrada de dos satélites.

La Fig. 17 es un diagrama de bloques de una realización de la presente invención de un sistema de conversión de banda de satélite, para la recepción de entrada de dos satélites, utilizando osciladores de tipo ORD en el bloque conversor descendente.

La Fig. 18 es un diagrama de bloques de una implementación de la presente invención, que utiliza osciladores locales basados en un enlace de control de fase y que tiene una entrada externa IF separada.

La Fig. 19 es un diagrama de bloques de una implementación de la presente invención, que utiliza osciladores locales basados en un oscilador de resonador dieléctrico y que tiene una entrada externa IF separada.

La Fig. 20 es un diagrama de bloques de una implementación de la presente invención, que tiene 3 salidas y en la que los conversores descendentes tienen un oscilador local compartido entre tres mezcladores.

La Fig. 21 es un diagrama de bloques de una implementación de la presente invención, que tiene 3 salidas y cuyos conversores descendentes tienen osciladores locales basados en un oscilador de resonador dieléctrico.

La Fig. 22 es un diagrama de bloques del método de apilamiento de canales de la presente invención, para ser utilizado con dos entradas de satélite.

La Fig. 23 es un diagrama de bloques del método de apilamiento de canales de la presente invención, para ser utilizado con tres entradas de satélite.

La Fig. 24 es un diagrama de bloques del método de apilamiento de canales de la presente invención, para ser utilizado con dos entradas satélite y una entrada externa IF.

Descripción detallada de la invención

La Fig. 4 presenta un diagrama de bloques de una realización de un sistema de conversión de canal satélite para un satélite, de la presente invención, que provee una salida conteniendo dos canales a diferente frecuencia y alimentando un sintonizador de doble canal o dos sintonizadores individuales. Cada sintonizador es suministrado con la señal deseada de cualquiera de las dos polaridades recibidas, pero a lo contrario de los circuitos según el estado previo del arte, consigue la conversión directamente, sin realizar una conversión de frecuencia secundaria.

Toda la función de conmutación y enrutamiento es realizada a la frecuencia de entrada ("frecuencia-conectada"), eliminando así osciladores, mezcladores, conmutadores de derivación, amplificadores posteriores y otra circuitería asociada a la conversión secundaria. Este enfoque simplifica el sistema y mejora la preservación de la integridad de la señal. Cuando es necesario minimizar los efectos de ruido puerto a puerto durante la conmutación, es posible utilizar el circuito de control del conmutador para controlar los tiempos de conmutación y la transición de impedancia de los conmutadores 2. Se describe esta técnica más adelante.

En este ejemplo, el enrutamiento de frecuencia conectada es realizado por el conmutador de matriz 11 de dimensión 2x2. Contiene los bloques de entrada 90 y el bloque conmutador 2. En el interior del bloque conmutador 2 se muestran unos elementos individuales de conmutación 3, en las posiciones de ejemplo CONECTADO o DESCONECTADO. Una salida del conmutador de matriz es conectada a solo una fuente, mientras cada fuente puede ser conectada a múltiples salidas (suministrando el mismo programa seleccionado a múltiples receptores).

El conmutador de matriz 11 enruta las señales de frecuencia conectada que provienen de la antena por medio de los amplificadores 7 y 17, y filtros 9 y 19 a las salidas seleccionadas del conmutador. Las dos señales seleccionadas de la salida del conmutador de la matriz 11 son suministradas al bloque conversor de frecuencias 60 con los conversores descendentes 65 y 66, para la conversión a la frecuencia IF.

Los conversores descendentes 65 y 66 pueden ser de sintonización fija o de frecuencia ágil (es decir, intercambiables). Para una función de conmutación de cambio de banda (BTS), los bloques de osciladores locales internos 65 y 66 serían generalmente de sintonización fija y para la aplicación de conmutación de apilamiento de canales (CSS) los osciladores locales son ágiles. Los conversores descendentes pueden tener cada uno un oscilador (un oscilador de tipo PLL 51 está ilustrado) o los conversores descendentes pueden compartir un único oscilador como se muestra en el conversor descendente 50 de la Fig. 16.

Si el intervalo de frecuencia RF o el ancho de banda (BW) es inferior a la mitad de la frecuencia IF de salida BW (RF BW < ½ IF BW), generalmente los filtros de salida 62 y 63 no son requeridos para la función BTS. Esto es debido a que toda la banda RF de una entrada RF cabe en la porción baja de la banda IF (banda baja, L) y toda la banda de la otra entrada cabe en la porción superior de IF (banda alta, H). Por ejemplo, si el intervalo de frecuencia del satélite está entre 12.2 y 12.7 GHz, es decir RF BW = 500 MHz y la salida IF tiene un intervalo estándar de 950 MHz a 2150 MHz (IF BW = 1200 MHz), entonces la banda baja puede ser de 950 MHz a 1450 MHz, utilizando una frecuencia fija de oscilador local de 11.25 GHz, y la banda alta de 1650 a 2150 MHz. Estas bandas no se solapan y no es necesario filtrar. Los productos de banda lateral superior del proceso de conversión en los conversores 65 y 66 entran en la suma de frecuencia del oscilador local y RF, que en este caso están entre 23 y 27 GHz. Este intervalo está bien fuera de la frecuencia IF interesante y generalmente será reducido por las propiedades de paso bajo de la mayoría de estados y dispositivos posteriores, como combinadores, cables y dispositivos de recepción. Si fuera necesario, es posible utilizar antes o después del combinador 64 un simple filtro de "pasabanda de bajos" que rechace esta banda de frecuencia.

En el simple caso de un satélite (dos entradas RF) en la Fig. 4, el conmutador de matriz 11 puede no ser necesario si RF BW < ½ IF BW, debido a que ambas entradas RF pueden ser apiladas simultáneamente en un cable. Sin embargo, para anchos de banda RF mayores que la mitad del ancho de banda IF, el conmutador 11 es necesario. Por ejemplo, el intervalo de frecuencia de satélite de 10.7 a 12.75 GHz, como el de algunos satélites europeos, tiene RF BW = 2.05 GHz, tanto el conmutador 11 como los filtros 62 y 63 son necesarios.

Para más de dos canales de salida IF, se utiliza un apilamiento de canales CSS como opuesto al apilamiento de banda BTS, en cuyo caso se necesita un filtrado en el IF. En general, para adaptar una multitud de canales a un ancho de banda IF, se utilizan filtros de tipo derivación, escalonados en frecuencia. Por ejemplo, en la Fig. 22 se muestran cuatro salidas y los filtros 62 son de tipo derivación.

Lo que sigue es una descripción de una aplicación apilada por canal (CSS) de la Fig. 4. Los filtros opcionales 62 y 63 son utilizados en las aplicaciones apiladas por canal, mientras que para la aplicación de pila de banda, generalmente no es necesario utilizar los filtros 62 y 63. Los convertidores descendentes 65 y 66 son en este caso de frecuencia ágil y son sintonizados de manera que la frecuencia de canal deseada de cada conversor descendente caiga en la banda de paso de los respectivos filtros pasabanda 62 y 63.

Las frecuencias centrales de los filtros 62 y 63 son diferentes y caen en el intervalo de sintonización de los sintonizadores. Las salidas de los filtros 62 y 63 son combinadas en el combinador 64 y pasadas al sintonizador dual. Una realización del control de frecuencia de los osciladores es el enlace de control de fase (PLL). Otra realización es el enlace de control de frecuencia (FLL).

Los conversores descendentes 65 y 66 pueden ser combinados en un único circuito integrado (CI).

El control de conmutación 4 y la circuitería de control de frecuencia son contenidos en el bloque 42. Este bloque es controlado remotamente mediante el mismo cable coaxial que conduce los canales a los dispositivos receptores, pero en una dirección inversa a la de una unidad de control de interior o de exterior, o a la de un descodificador externo.

La Fig. 15 presenta otra realización del circuito de la presente invención que gestiona más puertos de entrada y de salida y que convierte bandas de frecuencia antes que canales. Esta figura presenta un diagrama de bloques de un sistema de conversión de banda de satélite para dos satélites, de la presente invención, que provee dos salidas, teniendo cada una dos canales diferentes y que alimentan un sintonizador de doble canal.

El circuito realiza toda la función de conmutación y enrutamiento de frecuencia conectada de manera similar a la Fig. 4. El enrutamiento de frecuencia conectada en el circuito de la Fig. 15 es realizado por el conmutador de matriz 40, que tiene la dimensión 4x4, en esta realización. El conmutador de matriz 40 enruta las señales de entrada de frecuencia conectada que provienen de las cadenas de amplificadores a una o varias salidas seleccionada(s) de las cuatro del conmutador. Las cuatro señales seleccionadas de la salida del conmutador de matriz 40 son distribuidas al bloque de conversión descendente 44 para la conversión a la frecuencia IF.

En esta realización el bloque 44 contiene un total de cuatro conversores descendentes 46. El número de conversores descendentes es igual al número de salidas del conmutador de matriz, así como al número de sintonizadores conectados en la salida (en este caso dos sintonizadores duales). Una realización de los conversores descendentes puede ser destinada a implementarla en in circuito integrado, bien teniendo cada bloque conversor descendente 46 individual en un CI separado, o bien combinando dos o más bloques de conversores descendentes 46 en un único CI. Si se implementa más de un conversor descendente en un único CI, es posible algún nivel de asignación múltiple del oscilador local, como está representado en la Fig. 16. Otro ejemplo de reparto de oscilador local es mostrado en la Fig. 17, esta vez un reparto de un tipo oscilador de resonador de dieléctrico discreto.

El oscilador en cada conversor descendente 46 es sintonizado a una frecuencia tal que la banda de frecuencia de salida correcta L o H sea alcanzada en cada salida. Una realización del control de frecuencia del oscilador es el enlace de control de fase (PLL). La conversión descendente en cada bloque produce únicamente una (deseada) banda en la salida. Si el ancho de banda de RF es inferior a la mitad del ancho de banda IF, de manera distinta al estado previo del arte, no se necesita filtrar bandas o una diplexación en la salida, las dos bandas L y H son simplemente combinadas y llevadas al cable que las distribuye a los sintonizadores. La eliminación de los diplexores es otra ventaja del arte presente.

El conmutador de matriz puede ser un circuito integrado monolítico de microondas (MMIC) como el chip GaAs MESFET MMIC de banda ancha de la Hittite Microwave Corporation. Es posible utilizar diferentes CI en implementación "adjuntados en un paquete" (SIP). El conmutador de matriz también puede ser implementado como solución discreta, por ejemplo utilizando diodos PIN en una tarjeta de circuito impreso, o como una combinación de componentes discretos y CI. El conmutador de matriz también puede ser implementado en un circuito integrado monolítico con el resto del sistema de la presente invención.

El conmutador de matriz debe alcanzar un rendimiento suficiente para cumplir los requisitos del sistema y evitar la degradación de la calidad de la señal. Unos aspectos importantes del conmutador de matriz son el aislamiento puerto a puerto, cuando el conmutador está en estado fijo (aislamiento estático o diafonía estática), y el aislamiento puerto a puerto durante la conmutación, cuando el conmutador está transitando de un estado a otro (aislamiento dinámico o diafonía dinámica). Las consideraciones de, tanto el aislamiento estático como dinámico de la matriz, incluyen los aspectos del aislamiento de señal (fuga de señal) y los efectos de cambio de impedancia en los niveles de señal e aislamiento.

La consideración del aislamiento estático entre puertos debe tener en cuenta el hecho de que cada puerto recibe la potencia de todos los demás puertos combinados, aumentando el requisito y el número de puertos. El aislamiento de señal de cada puerto a la suma de todos los puertos debe cumplir los requisitos del balance del sistema. En aplicaciones de satélites digitales que utilizan formatos de modulación QPSK o 8PSK, el aislamiento de un puerto de la potencia de señal combinada de todos los demás puertos, debe ser del orden de 40 dB, para cumplir con los requisitos del sistema. Para alcanzar esto el aislamiento entre los puertos individuales debe ser superior a 10log(N-1), donde N es el número total de puertos. Para el caso ejemplar del circuito de la Fig. 15 con 4 puertos, el aislamiento de puerto a puerto debe ser 5dB mayor (10log3), por eso, se necesita un aislamiento de puerto a puerto de 45 dB. En caso de más puertos, se necesitará un aislamiento puerto a puerto aún mayor. Otro aspecto de diseño del conmutador es el efecto del cambio de impedancia estática, esto es la diferencia de la impedancia nodal en diferentes estados de conmutación. La impedancia nodal debería quedar sustancialmente constante como una función del estado del conmutador, para minimizar el cambio del nivel de la señal transmitida por el nodo.

El aislamiento dinámico del conmutador de matriz debe ser lo suficientemente grande para asegurar que los tránsitos de señal o que los tránsitos de cambio de impedancia inducidos en un puerto (afectado) durante la conmutación de otro (molestando), no estorben a la recepción de señal en el puerto afectado. En general, durante una conmutación de un puerto, todos los demás puertos (N-1) pueden ser afectados, pero normalmente los puertos controlados por la misma fuente, que la que es conmutada, son afectados de manera más importante. Durante la transición de un estado abierto a un estado cerrado (o viceversa) la impedancia del conmutador está cambiando o transitando de una impedancia alta a una baja (o viceversa), teniendo algún valor intermediario durante la transición.

La impedancia del conmutador durante la transición afecta a la impedancia del nodo al que es conectada, afectando así a la potencia de la señal y a la transferencia de fase de la señal a través del nodo, entre los dispositivos conectados. Hasta la estabilización de la transición, la impedancia estática también puede ser diferente, resultando en un nivel estático y un cambio de fase.

Uno de los métodos utilizados en la presente invención, para mitigar los efectos de cambio de impedancia durante la conmutación, es el control de la velocidad del proceso de transición de la conmutación. Los conmutadores convencionales no controlan la velocidad de conexión y desconexión, sino dejan más bien la transición de la conmutación a su velocidad "natural", determinada primero por propagación y otros retrasos no intencionados en el sistema. Esta velocidad es normalmente muy grande, del orden de varias decenas de nanosegundos, que es del mismo orden que el tiempo símbolo en comunicaciones digitales de alta velocidad. Por ejemplo, con 25 Msps el tiempo símbolo es 40 ns y un pico durante la conmutación de duración comparable puede causar errores a ráfaga corta, que pueden causar artefactos visibles u audibles, dependiendo de si el error puede ser reparado por la corrección de errores en el demodulador.

No obstante, si la conmutación rápida es seguida por un pico estático de nivel y/o fase de la señal recibida, es posible que se produzca una consecuencia más severa de pérdida temporal de servicio. Cuanto más cambie la impedancia de un nodo hasta la conmutación (causando consecuentemente un cambio de mayor diferencia tanto en el nivel como en la fase de la señal en el nodo que provee otros puertos no conmutados), más probable será que esto se produzca. Esto es debido a que un cambio del nivel y de la fase no será corregido inmediatamente por el demodulador, sino más bien solo después de que el AGC y el bucle de seguimiento del transportador rastreen los cambios y establezcan cual puede ser del orden de milisegundos. Durante ese tiempo los niveles de decisión en el demodulador serán incorrectos y es posible que se produzcan largos errores a ráfaga larga (por ejemplo para 40 ns de tiempo símbolo, esto puede significar miles de símbolos erróneos que pueden interrumpir el servicio).

Para resolver el problema de transición del conmutador, esta es reducida para permitir al bucle de seguimiento del portador en el demodulador y al bucle AGC rastrear el cambio de señal causado por la conmutación.

La Fig. 5 presenta un diagrama de tiempos de los estados de transición de la conmutación. En lugar de cambiar rápidamente el estado del conmutador de CONECTADO a DESCONECTADO (y viceversa), el exceso de duración de la conmutación, esto es la duración de la región de transición 6, es intencionalmente ralentizada para permitir varios bucles (como un bucle de seguimiento del portador y un bucle AGC) en el demodulador, para rastrear los cambios del conmutador y prevenir la degradación o la pérdida de recepción durante la conmutación. Como lo representa la forma de la curva en la región 6, la velocidad de cambio de la impedancia del conmutador es intencionalmente reducida en la presente invención. El tiempo de transición es ajustado de manera controlada por debajo de la velocidad de símbolo y por debajo de las constantes de tiempo, tanto del rastreo del portador como de los bucles AGC, esto es más lentamente que la reciproca de los anchos de banda (1/LBW) de cada bucle. La distorsión no lineal de la señal mientras el conmutador se encuentra en la región 6 de la transición activa puede ser mayor, si se compara con los estados CONECTADO o DESCONECTADO y en general debe ser tenida en cuenta y dirigida en el diseño.

Mientras el método citado más arriba de la presente invención elimina el riesgo de interrupción de servicio debido a estados transitorios del conmutador y a un cambio de impedancia estática, el método sin embargo no dirigirá los efectos de un cambio de impedancia estática en el aislamiento de la señal. El cambio de impedancia puede manifestarse por si mismo en un aislamiento puerto a puerto reducido, debido al cambio en los voltajes y a las corrientes. Esto puede ser más pronunciado cuando se utilizan líneas de señal única, en oposición a un caso de líneas de señal diferencial. Este asunto es controlado por otro método de la presente invención que mantiene constante la impedancia, tanto durante como después de la conmutación. El método es descrito a continuación.

Las Fig. 6 y Fig. 7 ilustran el método de conmutación de impedancia constante. Con el método de conmutación de la presente invención, se consigue una impedancia de entrada constante, esto es que se alcanza un ajuste de impedancia del conmutador en la entrada, en todos los tres estados (CONECTADO, DESCONECTADO y en transición).

La realización preferente del elemento 3 del conmutador es de tipo monopolar bidireccional (SPDT) con una terminación interna. En la posición DESCONECTADO, como se muestra en la Fig. 6A, el conmutador conecta el puerto de entrada 76 a la terminación interna 5 que tiene el valor R. En este estado, la impedancia de entrada del conmutador en 76 (presentado a su fuente) es Zin = R. En la posición CONECTADO, ilustrada en la Fig. 6B, la impedancia de entrada en 76 equivale a la impedancia de carga 70 conectada a la salida del conmutador, que también es R.

La situación cuando el conmutador está en transición (moviéndose el brazo de CONECTADO a DESCONECTADO o viceversa) es mostrada en la Fig. 6C. En este estado intermediario de transición, las impedancias Z1 72 y Z2 74 representan las impedancias de los dos brazos del conmutador. Una impedancia cambia de baja a alta y la otra de alta a baja cuando el conmutador cambia de posición durante el tiempo de transición. Es posible mostrar que si el producto de las dos impedancias es mantenido constante e igual a R2, es decir si se cumple la siguiente ecuación:

(1)Z1 \bullet Z2 = R2

entonces la impedancia de entrada en 76 también será constante, esto es que será ajustada a R. A diferencia del puerto de entrada, el ajuste de impedancia en el puerto de salida del conmutador no será mantenido cuando cambie el estado del conmutador. Debido a que el puerto de salida, en este proceso, está siendo conmutado a otra fuente, es decir a otro servicio que interrumpe el servicio original por definición, no es necesario mantener el ajuste de impedancia en la salida durante la transición del conmutador. El ajuste en la salida será restaurado hasta que la otra fuente sea conectada.

La Fig. 7A es un ejemplo de impedancia cuando se cumple la condición de la ecuación (1); en la actual implementación, el producto de Z1 y Z2 será aproximadamente igual a R2 debido a factores como variaciones de componente y medioambientales. Se elige la impedancia Z1 para cambiar linearmente con tiempo, mientras que Z2 cambia hiperbólicamente como R2/Z1. Con esta condición se alcanza el objetivo de una impedancia de entrada constante, como se muestra en la Fig. 7B por una línea de impedancia constante 77 en R. La elección de cambio linear de Z1 versus tiempo ha sido realizada únicamente con fines ilustrativos, cualquier otra elección que satisfaga la ecuación (1) conseguirá el mismo objetivo.

En cualquier implementación particular de este método, la impedancia Z1 72 y Z2 74 será designada en conjunción con las características de los elementos del conmutador y del bloque de control del conmutador 4. El bloque de control del conmutador 4 tiene un circuito de control de tiempo que genera una señal de control de variación de tiempo con un ritmo de variación controlable, que tiene por resultado los valores de impedancia deseados de las impedancias Z1 y Z2 en un momento dado.

La Fig. 8 es un diagrama de bloques simplificado de una realización de un conmutador de la presente invención, que utiliza elementos de conmutación FET 100 y 102. En esta realización, los conmutadores son controlados por los conversores digital-analógico 78 (DAC1) y 79 (DAC2), respectivamente. Para conseguir que la relación de impedancia de los conmutadores FET 100 y 102 cumplan los requisitos de la (1), los DAC1 y DAC2 generan tensiones en rampa de ciertos perfiles complementarios como los que son requeridos en las características de impedancia de los elementos FET. El control digital DACs es generado en el bloque de control 4 mostrado en la Fig. 4.

La circuitería de conmutación actual utilizará normalmente una multitud de conmutadores FET que tienen elementos de serie y de derivación, para alcanzar el rendimiento requerido. Si la precisión de las impedancias transicionales controladas de los conmutadores no puede ser alcanzada con dos DACs, es posible utilizar más DACs con el fin de aproximarse a la ecuación (1) con mayor precisión.

La Fig. 9 muestra otra realización del control del conmutador de la presente invención. Se trata de un diagrama de bloques simplificado del conmutador de la presente invención que utiliza elementos de conmutación FET como en la Fig. 8, pero controlados por un circuito de transconductancia con linearización 80, que tiene una carga resistiva. Durante la conmutación, el circuito 80 es controlado por unas señales de barrido diferencial 81 y 83 que producen voltajes de control complementarios VDCM 82 y VDCP 84, que controlan los conmutadores FET 74 y 72, respectivamente.

La Fig. 10 es un diagrama de los voltajes de control 82 y 84 durante el estado de transición de la conmutación. Como se muestra en el diagrama, el producto de los dos voltajes controlados VDCM y VDCP es prácticamente constante, lo que se convierte en un producto de impedancia prácticamente constante de los dos conmutadores FET 74 y 72, lo que es el objetivo, como se ha descrito anteriormente, para conseguir una impedancia de entrada constante, es decir el ajuste de entrada.

Con la ayuda de las ecuaciones a continuación es posible explicar porqué el producto constante de los voltajes de control se convierte en un producto de impedancia constante. La impedancia del FET en la región activa puede ser expresada por la siguiente ecuación aproximada:

(2)1/Ron \approx K \bullet W/L \bullet (VGS-Vt-VDS)

donde Ron es la impedancia FET, W y L son el ancho y la longitud de puerta respectivamente, K es una constante, VGS es la puerta al voltaje de control de la fuente, Vt es la tensión umbral, y VDS es el voltaje entre drenaje y fuente.

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Asumiendo que VDS \approx 0 y sustituyendo los voltajes de control VDCP = VGS-Vt cuando Ron es la impedancia Z1 y VDCM = VGS-Vt cuando Ron es la impedancia Z2, se obtienen las siguientes expresiones para las impedancias Z1 y Z2 del conmutador FET:

(3)1/Z1 \approx K \bullet W/L \bullet VDCP

(4)1/Z2 \approx K \bullet W/L \bullet VDCM

multiplicando la ecuación (3) por la ecuación (4) se obtiene:

(5)Z1 \bullet Z2 \approx 1/[(K \bullet W/L) 2.(VDCP \bullet VDCM)] \approx constante

Debido a que el producto VDCP \bullet VDCM es aproximadamente constante, de la ecuación (5) resulta que el producto Z1 \bullet Z2 también es constante. Ajustando el K \bullet W/L de manera que Ron = R en el cero de una función de las señales de barrido 81/83, sigue la próxima expresión:

(6)Z1 . Z2 \approx R2

Es decir que se consigue el objetivo de la ecuación (1) con el conmutador 3 de la Fig. 9.

En general es deseable una conmutación "desconexión antes de nueva conexión" y a menudo necesaria. Con este tipo de orden de conmutación, la vía conectada es primeramente totalmente desconectada y solo entonces es conectada la nueva vía.

Esto es frecuentemente necesario para prevenir una posible degradación del aislamiento de la señal así como un desequilibrio de impedancia durante la transición, si dos conmutadores conectados al mismo nodo están conmutando al mismo tiempo. La temporización correcta del conmutador se consigue mediante el control de tiempo de conmutación del bloque 4.

La Fig. 11A es un diagrama de bloques de una multitud de conmutadores conectados a la misma salida. En este caso, la impedancia de entrada es dividida por el número de conmutadores (N), como lo determina el número de salidas requeridas: Zin = R/N. Para valores mayores de N, la impedancia de entrada puede pasar a ser demasiada baja.

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La Fig. 11B es un diagrama de bloques de dos conmutadores configurados para una combinación de dos entradas y una salida.

La Fig. 12 es un diagrama de bloques de una multitud de conmutadores conectados en una configuración "piramidal". A diferencia del circuito de la Fig. 11, la impedancia en el esquema de la Fig. 12 no es reducida por el número de conmutadores. En el primer bloque 88 de la configuración piramidal, el valor de la resistencia acoplado a la entrada es elegido para cumplir con el sistema Zin deseado. El bloque 86 utiliza una resistencia de entrada con un valor de 2R. Para ello, la impedancia de entrada a la configuración piramidal de los conmutadores es Zin y el amplificador 85 del bloque 88, y cada amplificador del bloque 86, véase una impedancia de carga igual a R. Para salvar el hardware, es posible utilizar únicamente un par de DACs compartidos, controlando la impedancia transitoria de la multitud de conmutadores, como en el caso de las Fig. 11 y Fig. 12. En este caso el par de DACs compartidos es multiplexado entre los conmutadores, sirviendo uno a la vez.

Las señales recibidas de diferentes satélites pueden diferir en el nivel de potencia.

Incluso las señales del mismo satélite de diferente polarización pueden tener niveles distintos. Para conseguir un rendimiento óptimo, es ventajoso igualar los niveles de señal antes de conmutar en la matriz. Esto puede ser conseguido mediante AGC o una circuitería de nivelación de potencia, que utilice una ganancia variable y/o atenuación en la cadena de amplificadores. La nivelación de potencia o AGC requiere una detección de nivel y el control de una ganancia variable o elemento atenuador.

La Fig. 13 es un diagrama de bloques simplificado de un amplificador en una configuración AGC, para la nivelación de potencia de señal, que utiliza un amplificador de ganancia variable interno IC. El detector de nivel 94 controla un amplificador de ganancia variable 92 mediante un filtro de bucle/amplificador 96.

La Fig. 14 es un diagrama de bloques simplificado de un amplificador en una configuración AGC, para la nivelación de potencia de señal, que utiliza un bloque externo 93 de ganancia variable y/o atenuación. En este caso el amplificador interno puede tener una ganancia fija.

El amplificador 92 también sirve como reserva, mejorando el aislamiento y el ajuste de entrada. Cada implementación de la presente invención puede tener una reserva de entrada así, para un mayor aislamiento.

El conmutador de matriz 40 en la Fig. 15 representa una realización de la solución de conmutación de la presente invención. Consiste en una serie de conmutadores monopolares bidireccionales (SPDT) interconectados 41, conectada a las líneas de bus 43. La línea de bus 43 puede ser físicamente un punto individual o una corta longitud eléctrica de una línea de transmisión. Cada entrada controla una línea de bus. El enrutamiento deseado entre entrada y salida se consigue seleccionando la posición apropiada del conmutador SPDT. Debido a que no existe aislamiento entre los puertos conectados al mismo bus (se trata del mismo punto eléctrico), la diafonía dinámica podría ser más pronunciada entre esos puertos. El método de conmutación de baja velocidad de la presente invención descrito más arriba mitiga este problema.

Puede ser posible reducir los efectos del cambio de impedancia durante la conmutación de la matriz substituyendo el bus 43 por separadores de señal, como un muy conocido divisor de potencia de Wilkinson o algo similar. Es sabido que los divisores de potencia proveen un aislamiento entre los puertos de salida y que pueden aislar los efectos de los cambios de impedancia nodal. Sin embargo, con esta solución, se aumentan la complejidad y la pérdida de inserción.

Cualquiera de los conmutadores de matriz descritos puede ser utilizado de manera intercambiable en todas las realizaciones divulgadas de los circuitos de la presente invención.

La Fig. 16 es un diagrama de bloques de otra realización de la presente invención que tiene la misma capacidad de entrada/salida que el circuito presentado en la Fig. 15, con una diferencia en el bloque de conversión descendente 48, donde se utilizan osciladores compartidos que controlan mezcladores. El circuito integrado CI es una realización preferente de los mezcladores y del oscilador compartido.

El diagrama de bloques ilustrado en la Fig.16 también utiliza un tipo de conmutador de matriz diferente 52. El conmutador de matriz 52 utiliza dispositivos activos para controlar los conmutadores que están conectados directamente al bus. Cada bus es controlado por un conmutador a la vez y controla una salida. En otras realizaciones del conmutador de matriz, se pueden utilizar las configuraciones de conmutador ilustradas tanto en la Fig. 11A como en la Fig. 12.

La Fig. 16 muestra un ejemplo de una banda de frecuencia Ku descendente común, así como una banda de frecuencia intermediaria estándar (IF). En el ejemplo, la banda de frecuencia Ku descendente 12.2 GHz a 12.7 GHz es reducida a un intervalo de frecuencia estándar de satélite IF de 950 a 1450 MHz, mezclándola con el oscilador local de 11.25 GHz LO y 1650 a 2150, mezclándola con el oscilador local de 14.35 GHz.

La Fig. 17 es un diagrama de bloques de otra realización de un sistema de conversión de banda de satélite para la recepción de entrada de dos satélites que utiliza diferentes tipos de osciladores 53 en el bloque de conversión descendente, que muestra un bloque de 4 mezcladores, que utiliza osciladores locales basados en oscilador de resonador de dieléctrico (ORD).

La Fig. 18 es un diagrama de bloques de otra implementación de la presente invención. En esta implementación se utiliza un conmutador de matriz de banda L 6x4 110. La Fig. 18 también presenta una circuitería adicional para los casos en los que una entrada externa que ya está en una frecuencia IF pueda ser conmutada y sacada hacia los combinadores, utilizando el conmutador de matriz 6x4 adicional.

La Fig. 19 presenta un circuito similar al de la Fig. 18 excepto el conversor descendente, que utiliza osciladores locales basados en ORD, en lugar de osciladores basados en PLL.

La Fig. 20 ilustra la presente invención para la recepción de entradas de dos satélites, emitiendo a tres sintonizadores duales que utilizan un conmutador de matriz 4x6 y dos conversores descendentes cada uno con tres mezcladores 30, que comparten un oscilador local (LO).

La Fig. 21 presenta una implementación similar a la de la Fig. 20 exceptuando que los mezcladores son basados en ORD.

La Fig. 22 es un diagrama de bloques del método de apilamiento de canales de la presente invención con cuatro canales combinados en un único cable, que utiliza cuatro filtros de paso de banda, cada uno centrado en una frecuencia diferente, dentro del intervalo de funcionamiento del sintonizador. Los conversores descendentes son frecuentemente de tipo ágil.

La Fig. 23 es un diagrama de bloques de un circuito similar al de la Fig. 22, pero para su utilización con señales de entrada de tres satélites.

La Fig. 24 es un diagrama de bloques del método de apilamiento de canales de la presente invención, para ser utilizado con dos entradas de satélite y una entrada externa IF 130. La señal externa IF es primeramente filtrada por los filtros 124 y 126, y entonces amplificada (circuitos 120 y 122) a la misma frecuencia de banda que las señales de satélite (por ejemplo banda Ku o Ka), y entonces procesada de la misma manera que otra entrada de satélite. Esta realización de la presente invención elimina la conmutación de la matriz de conversión descendente posterior. El ruido de fase puede degradarse debido a la reconversión a alta frecuencia. Sin embargo, si el ruido de fase es dominado por la referencia PLL común, compartida entre los conversores ascendentes y descendentes, mucho de ese ruido será reducido o eliminado en el proceso de conversión descendente, resultando una degradación de ruido de fase relativamente pequeña. Esto no será el caso si se utilizan Fuentes ORD LO, en cuyo caso el ruido de los ORDs será aditivo. La sección de filtro opcional 115 es utilizada en aplicaciones de acanales apilados, mientras que para la aplicación de apilamiento de bandas generalmente no es necesario utilizar la sección de filtro 115.

Cada implementación de la presente invención descrita aquí puede tener un rendimiento mejorado añadiendo una circuitería de cancelación de polarización cruzada/fuga en la RF, para retirar un acoplamiento indeseado en el conmutador. Una técnica para la cancelación de inferencia es ofrecida en la solicitud de PCT 25 US 2007/072592, por Goldblatt, Bargroff and Petrovic, titulada "Cancelación de interferencias de satélite", presentada el 29 de junio 2007; La solicitud es susceptible de una misión común a la de la presente.

Claims (15)

1. Un dispositivo para procesar señales de satélite que comprende:

una primera cadena de amplificadores (7) que reciben una primera señal RF;

una segunda cadena de amplificadores (17) que recibe una segunda señal RF;

un primer filtro de paso de banda (9) acoplado a la salida de la primera cadena de amplificadores;

un segundo filtro de paso de banda (19) acoplado a la salida de la segunda cadena de amplificadores;

un conmutador de matriz (11) acoplado a las salidas del primer y del segundo filtro de derivación;

un bloque de conversión de frecuencias acoplado a las salidas del conmutador de matriz que emite señales de frecuencia convertida;

un combinador (64) acoplado a la salida del conmutador de matriz (11) que combina las señales de frecuencia convertida y produce una salida IF de frecuencia apilada, donde una única conversión de frecuencia es realizada entre las señales de entrada RF y la salida IF de frecuencia apilada y

un circuito para procesar una señal IF externa que comprende:

una entrada para la señal IF externa;

un filtro de paso alto (126) y un filtro de paso bajo (124) donde la señal IF externa está acoplada a la entrada de tanto el filtro de paso alto como del de paso bajo;

la salida del filtro de paso alto (126) está acoplado a la entrada de un primer bloque conversor ascendente (122);
y

la salida del filtro de paso bajo (124) está acoplado a la entrada de un segundo bloque conversor ascendente (120);

donde las salidas del primer y segundo bloque conversor ascendente (122, 120) son entradas al conmutador de matriz (11).

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2. El dispositivo para procesar señales de satélite de la reivindicación 1 comprendiendo además:

un primer filtro de salida (62) acoplado a una salida del bloque de conversión de frecuencia (60) para la selección de un primer conjunto de frecuencias;

un segundo filtro de salida (63) acoplado a otra salida del bloque de conversión de frecuencia (60) para la selección de un Segundo conjunto de frecuencias, donde los las salidas del filtro (62) y del filtro (63) son acopladas a las entradas del combinador (64).

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3. El dispositivo para procesar señales de satélite de la reivindicación 1, donde el bloque de conversión de frecuencia convierte las frecuencias de las salidas del conmutador de matriz (11), utilizando para ello un oscilador compartido (51).

4. El dispositivo para procesar señales de satélite de la reivindicación 1, donde el bloque de conversión de frecuencia comprende al menos un oscilador (51), siendo este de tipo enlace de control de fase.

5. El dispositivo para procesar señales de satélite de la reivindicación 1, donde el bloque de conversión de frecuencia comprende al menos un oscilador (53) siendo este de tipo oscilador de resonador de dieléctrico.

6. El dispositivo para procesar señales de satélite de la reivindicación 1, donde el bloque de conversión de frecuencia comprende al menos un oscilador, la frecuencia de este siendo fijada.

7. El dispositivo para procesar señales de satélite de la reivindicación 1, donde el bloque de conversión de frecuencia comprende al menos un oscilador, siendo la frecuencia de este cambiable.

8. El dispositivo para procesar señales de satélite de la reivindicación 2 comprendiendo además:

un circuito para procesar una señal IF externa; y

un segundo conmutador de matriz (110) acoplado a la salida del bloque de conversión de frecuencia y la salida del circuito de procesamiento de la señal IF externa, donde la salida del segundo conmutador de matriz (110) está acoplada a las entradas, tanto del primer como del segundo filtro de salida.

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9. El dispositivo para procesar señales de satélite de la reivindicación 1, donde la primera cadena de amplificadores (7) comprende además medios para ajustar el nivel de potencia de la salida de la primera cadena de amplificadores; y

La segunda cadena de amplificadores (17) comprende además medios para ajustar el nivel de potencia de salida de la segunda cadena de amplificadores, donde la salida de la primera cadena de amplificadores y la de la segunda cadena de amplificadores son sustancialmente iguales.

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10. El dispositivo de la reivindicación 1, donde el conmutador de matriz comprende conmutadores de señal, que mantienen sustancialmente una impedancia de entrada constante.

11. El dispositivo de la reivindicación 1, donde el conmutador de matriz comprende conmutadores de señal, donde la transición entre estados de conmutación es ralentizada, para permitir bucles de seguimiento en un sistema que recibe señales de satélite procesadas, para rastrear el cambio de señal causado por la conmutación.

12. El dispositivo de la reivindicación 1, donde el conmutador de matriz comprende conmutadores de señal que mantienen una impedancia de entrada sustancialmente constante y donde la transición entre estados de conmutación es ralentizada, para permitir bucles de seguimiento en un sistema que recibe señales de satélite procesadas, para rastrear el cambio de señal causado por la conmutación.

13. Un método para procesar señales de satélite RF que comprende:

la amplificación de señales de satélite RF;

la filtración de las señales de satélite RF amplificadas;

la selección de las señales RF de satélite filtradas y amplificadas deseadas, utilizando un conmutador de matriz capaz de conmutar en RF;

la conversión descendente de las señales de satélite seleccionadas en IF;

la combinación de las señales de frecuencia convertida y producción de una salida IF de frecuencia apilada, donde se realiza una única conversión de frecuencia entre las señales de entrada RF de satélite y la salida IF de frecuencia apilada, y

el procesamiento de una señal IF externa que comprende:

la recepción de la señal IF externa mediante una entrada;

el acoplamiento de la señal IF externa a las entradas tanto del filtro de paso alto (126) como del filtro de paso bajo (124);

el acoplamiento de la salida del filtro de paso alto (126) a la entrada de un primer bloque conversor ascendente (122); y

el acoplamiento de la salida del filtro de paso bajo (124) a la entrada de un segundo bloque conversor ascendente (120);

donde las salidas del primer y segundo bloque conversor ascendente (122, 120) son entradas al conmutador de matriz (11).

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14. El método de la reivindicación 13 donde las señales RF de satélite son señales de un único satélite.

15. El método de la reivindicación 13 donde las señales RF de satélite son señales de múltiples satélites.