PL93805B1 - - Google Patents

Description

Opis patentowy opublikowano: 30.10.1978 93805 Opis patentowy przedrukowano ze wzgledu na.zauwazone bledy MKP H03k 23/04 Int. CR H03K 23/04 CZYTELNIA Urredu Poteptowego fibul) LtactfMML- 'tLbclHl Twórca wynalazku: Henryk Furman Uprawniony z patentu: Instytut Maszyn Matematycznych, Warszawa (Polska) Licznik równolegly Wstep do opisu. Przedmiotam wynalazku jest licznik równolegly stosowany do elektronicznych urzadzen pomiarowych, zwlaszcza do badan pod¬ zespolów pamieci i pamieci na cienkich warstwach magnetycznych dla maszyn matematycznych.

Stan techniki. Najprostszy znany uklad licznika równoleglego sklada sie z przerzuitników liczacych i ukladów iloczynów logicznych polaczonych w ten sposób, ze do wejscia pierwszego przerzutniika sa doprowadzone impulsy z zegara synchronizuja¬ cego, a wejscie kazdego nastepnego przerzutnika jest polaczone z wyjsciem iloczynu logicznego im¬ pulsów zegara i wyjsc wszystkich poprzednich prze- rzutników, przy czym ilosc zastosowanych prze- rzutmiików w liczniku jest teoretycznie nieograni¬ czona.

Pojemnosc liczenia licznika równoleglego zawie¬ rajacego n przerzutników wynosi 2n.

Znane liczniki równolegle charakteryzuja sie nie¬ zaleznym od dlugosci licznika czasem propagacji impulsu. Przelaczanie przerzutników odbywa sie jednoczesnie, z czasem opóznienia wlasciwym dla danego przerzutnika, a wynikajacym z technologii jego wykonania.

Przykladowo, czas opóznienia przerzutnika wyko¬ nanego technika TTL typu SN 7472 wynosi okolo nsefc. Tego rodzaju liczniki pozwalaja wiec na osiaganie duzych szybkosci liczenia. W praktycz¬ nych rozwiazaniach liczników równoleglych zbudo¬ wanych na ukladach scalonych TTL ilosc zastoso- wanych przerzutoików zwykle jest ograniczona wzgledami konstrukcyjnymi i nie przekracza okolo . Przy wiekszej ilosci przerzutników budowa licz¬ nika równoleglego znacznie sie komplikuje i ilosc sprzetu oraz trudnosci konstrukcyjne uniemozli¬ wiaja czesto jego wykonanie.

W przypadku, gdy zachodzi potrzeba powtarzania okreslonych stanów licznika przez czas t — dlugi w porównaniu z szybkoscia pracy licznika — uklad licznika równoleglego zawiera uklad opózniajacy, o czasie opóznienia t, wlaczony szeregowo miedzy wyjscie ostatniego przerzutnika tej czesci licznika której stany maja byc powtarzane przez czas t, a wejscie pierwszego przerzutnika drugiej czesci licznika, której wyjscia razem z wyjsciami pierw¬ szej czesci daja wymagane sekwencje przebiegów napieciowych. Zasadnicza wada takiego licznika jest to, ze czas propagacji przebiegów napieciowych otrzymywanych z drugliej czesci licznika jest w po¬ równaniu z przebiegami otrzymywanymi z pierw¬ szej czesci zwiekszony o sume czasów niezbednych na wlaczenie opóznienia i drugiej czesci licznika.

W zwiazku z tym, przy wiekszej ilosci wlaczonych ukladów opózniajacych czas opóznienia licznika mo¬ ze byc tak dlugi, ze uniemozliwia jego wykonanie, lub zmusza do stosowania zamiast opóznien — pew¬ nej liczby przerzutników pracujacych „na prózno", dla zapewnienia wymaganego czasu powtarzania okresilonych stanów licznika, po których nastepuja aktywnie „pracujace" przerzutniki licznika. 938053 93805 Tego rodzaju uklady liczników równoleglych sto¬ suje sie wówczas, gdy czasy powitarzania okreslo¬ nych stanów licznika sa porównywalne z poszcze¬ gólnymi poiwtarzanymi cyklami jego pracy, nato¬ miast nie nadaja sie do wykorzystania przy cza¬ sach, powitarzanda znacznie dluzszych. Ilosc pracu¬ jacych „na prózno" pnzerzu/tnlików moze byc wów¬ czas tak duza, ze wykonanie licznika jeslt niemoz¬ liwe, zarówno ze wzgledu na trudnosci techniczno- -konstrukcyjne, jak i rozmiary.

Istota wynalazku. Zgodnie z wynalazkiem licznik równolegly sklada sie z przerzutników liczacych, ukladów iloczynów logicznych i jednego luib wie¬ cej ukladów opózniajacych. Kazdy z ukladów o- pózniajacych jest wlaczony pomiedzy dwa kolejne przerzutniki liczace. Do wejscia pierwszego prze¬ rzutnika sa doprowadzone impulsy z zegara syn¬ chronizujacego, a wejscie kazdego nastepnego jest polaczone z wyjsciem ukladu iloczynu logicznego impulsów z zegara synchronizujacego i sygnalów z wyjsc wszystkich poprzednich przerzutników oraz ukladów opózniajacych.

Wejscie kazdego ukladu opózniajacego jest po¬ laczone z wyjsciem ukladu iloczynu logicznego z negacja impulsów z zegara synchronizujacego i sy¬ gnalów z wyjsc wszystkich przerzutiników i ukla¬ dów opózniajacych znajdujacych sie przed rozpa¬ trywanym ukladem opózniajacym. Wyjscie wspo¬ mnianego ukladu opózniajacego jest polaczone z wejsciami wszystkich ukladów iloczynów logicz¬ nych sygnalów doprowadzonych do przerzuttników znajdujacych sie za rozpatrywanym ukladem opóz¬ niajacym oraz z wejsciami wszystkich ukladów iloczynów logicznych z negacja sygnalów dopro¬ wadzanych do ukladów opózniajacych znajduja¬ cych sie za rozpatrywanym.

Impulsy na wyjsciach kazdego z wspomnianych wkladów opózniajacych licznika sa wytwarzane w chwilach o szerokosc impulsu n z zegara synchro¬ nizujacego wczesniejszych, niz chwile zmiany sta¬ nu wszystkich przerzutników licznika.

Zgodnie z wynalazkiem przykladowo licznik za¬ wiera dwa uklady opózniajace polaczone z piecio¬ ma przemytnikami. Jeden uklad opózniajacy jest wlaczony miedzy pierwszy i drugi przerzujtnik, a drugi uklad opózniajacy jest wlaczony miedzy trzeci i czwarty przerzutnik. Oba uklady opóznia¬ jace maja wejscia alternatywne dodatkowego ze¬ wnetrznego sterowania. Uklad opózniajacy zawiera uklad iloczynu logicznego sygnalów doprowadza¬ nych z wyjscia ukladu iloczynu logicznego z nega¬ cja i z wyjscia przerzutnika znajidujacego sie bez¬ posrednio przed rozpatrywanym ukladem opóznia¬ jacym.

Wyjscie wspomnianego ukladu iloczynu logiczne¬ go jest polaczone z wejsciami liczacymi „T" dwu przerzutników liczacych. Wejscia S, J, K pierw¬ szego przerzutnika liczacego sa wzajemnie pola¬ czone, a takze z wejsciem statycznym S drugiego przerzutnika liczacego i otwierane z wyjscia pierw¬ szego przerzultnika statycznego sterowanego impul¬ sem z pierwszego ukladu formujacego. Uklad for¬ mujacy jest polaczony z elementem wprowadzaja¬ cym opóznienie omawianego ukladu opózniajacego.

Wejscie tego elementu wprowadzajacego opóznie¬ nie jest dolaczone do wyjscia drugiego ukladu for¬ mujacego, polaczonego z wejsciem drugiego prze¬ rzultnika statycznego. Wejscie drugiego ukladu for¬ mujacego jest sterowane z wyjscia iloczynu logicz¬ ni nego, do którego doprowadzone jest wejscie zega¬ ra synchronizujacego oraz wyjscie drugiego prze¬ rzutnika statycznego.

Wspomniany uklad iloczynu logicznego blokuje wejscie impulsów zegara do drugiego ukladu for- mulacego na czas dzialania ukladu opózniajacego.

Z kolei drugi przerzutnik liczacy ma wejscia JJK otwierane sygnalem z wyjscia pierwszego przerzut¬ nika liczacego. Zanegowane wyjscie drugiego prze- arzultnika liczacego jest dolaczone do wejsc J.K pierwszego przerzutnika liczacego i do wejscia trzeciego ukladu formujacego.

Otrzymany na wyjsciu tego ukladu formujacego sygnal steruje trzeci przerzultnik statyczny. Wej- ^ scie tego przerzutnika statycznego jest polaczone równiez i z wy(jsciem dtugiego ukladu formujacego, dla wyimusizania „zera" na wyjsciu wspomnianego przerzutnika statycznego, natychmiast po zadziala¬ niu ukladu opózniajacego, co uniemozliwia prace czesci licznika za omawianym ukladem opózniaja¬ cym. Wyjscie trzeciego przerzutnika statycznego stanowi równoczesnie wyjscie ukladu opózniajace¬ go.

Kazdy uklad opózniajacy licznika równoleglego ma obwód zewnetrzny zerowania, wlaczony na wej¬ scie drugiego i trzeciego przerzutnika statycznego, dla ustawienia stanów wyjsciowych ukladów opóz¬ niajacych.

Lacznik równolegly wedlug wynalazku, dzieki as wlaczeniu pomiedzy dwa kolejne przerzutniki licza¬ ce co najmniej jednego ukladu opózniajacego po¬ zwala na powtarzanie okreslonych sekwencji licz¬ nika w czasie znacznie przekraczajacym szybkosc liczenia — nawet rzedu sekund iulb minut. Czas 40 powtarzania sekwencji jest tu uwarunkowany pa¬ rametrami zastosowanego elementu opóznienia.

Sygnal synchronizujacy otrzymany na wyjsciu ukladu opózniajacego, w scisle okreslonej chwili, gwarantuje równoczesna zmiane — z dokladnoscia 4.5 rzedu n-sekund — stanu napiecia wyjsciowego wszystkich przerzutników liczacych licznika nie¬ zaleznie od ich ilosci, jak równiez od ilosci wpro¬ wadzonych ukladów opózniajacych. Równoczesnie stosowane w liczniku uklady opózniajace nie wpro- wadzaja znieksztalcen powtarzanych sekwencji. Po¬ nadto, dzieki wprowadzeniu wejsc alternatywnych dla kazdego ukladu opózniajacego, licznik wedlug wynalazku umozliwia wytwarzanie wielu kombi¬ nacji powtarzanych sekwencji, co pozwala na jego 55 lepsze wykorzystanie i zwiekszenie zakresu zasto¬ sowan.

Przyklad. Bnzedmiot wynalazku jest przed¬ stawiony w przykladzie wykonania na rysunku, na którym fig. 1 przedstawia schemat blokowy 60 ukladu licznika irównolegilego o pojemnosci liczenia , fig. 2 przedstawia przebiegi sygnalów w charak¬ terystycznych punktach tego ukladu, fig. 3 przedsta¬ wia schemat ideowy ukladu opózniajacego wlaczone¬ go miedzy trzecim przerzutnikiem P3 a czwartym 05 P4, a fig. 4 przedstawia przebieg sygnalów w cha-93805 rakterystycznych punktach schematu ideowego za¬ mieszczonego na fig. 3.

Zgodnie z fig. 1 licznik .zawiera dwa uklady opóz¬ niajace OPI ii OP2 polaczone z piecioma przerzuit- nikaimii liczacymi PI, P3, P4, P5, Jeden uklad opóz¬ niajacy OPI jest wlaczony miedzy pierwszy prze- inzutnllk PI d drugi P2. Drugi opózniajacy OP2 jest wlaczony miedzy torzeci ipnzerzjujtndk P3 d czwarty P4 Do wejscia pierwszego ,prizerzutmftikia PI sa doprowa¬ dzone impulsy z zegara syin«± kazdego nastetpniego iprzenziutoiJka jest polaczone z wyjsciem ukladu liloozynu logicznego zegara i do wyjsc wszystkich poprzednich przerzutników oraz ukladów opózniajacych.

I tak wejscie WE"P2" drugiego przerzutnika P2 jest polaczone z wyjsciem iloczynu logicznego IP2 impulsów z zegara i sygnalów z wyjscia przerzutni- ka PI oraz wyjscia WY„OPl" ukladu opózniajaceigo OP1. Wejscie WE„P3" trzeciego przerzutnika P3 jest polaczone z wyjsciem iloczynu logicznego IP3 impul¬ sów z zegara i sygnalów z wyjscia przerzutonika PI, wyjscia WY„OPl"ukladu opózniajacego OP1 i wyjs¬ cia WY„P2" przerzutnika P2. Dalej wejscie WE„P4" czwartego przerzuitnika P4 jest polaczone z wyj¬ sciem iloczynu logicznego IP4 impulsów z zegara i sygnalów z wyjscia przerzutnika FI, wyjscia WY„OPI" ukladu opózniajacego OM,., wyjscia WY„P2" przerzutnika P2, wyjscia WY„P3" prze¬ rzutnika P3 i wyjscia WY„OF2" drugiego ukladu opózniajacego OP2. iNa koniec wejscie WE„P5" piatego przerzjtnika P5 jest polaczone z wyjsciem iloczynu logicznego IP5 impulsów z zegara i sygnalów z wyjscia prze¬ rzuitnika PI, wyjscia WY^Pl" ukladu opózniaja- oego OPI, wyjscia WY„P2" przerzutnika P2 wyjscia WY„P3" przerzutnika P3, wyjscia WY„OP2" dru¬ giego ukladu opózniajacego OP2 i wyjscia WY„P4" przerziutnika P4. Wejscie WEwOPi" pierwszego ukla- du opózniajacego OPi jest polaczone z wyjsciem iloczynu logicznego z negacja INl impulsów z ze¬ gara synchronizujacego i sygnalów z wyjscia prze¬ rzutnika PI. Wyjscie tego ukladu opózniajacego OPI -jeslt polacEiotme z wejsciami ukladów iloczynów loi- gicznych IP2, IP3, IP4, IP5 sygnalów doprowadzo¬ nych do przerzu/tników P2, P3, P4, P5 oraz z wej¬ sciem ukladu iloczynu logicznego z negacja IN2 sygnalów doprowadzonych do drugiego ukladu opózniajacego 0^2, a mianowicie impulsów z ze¬ gara i sygnalów z wyjscia przerzutnika PI, z wyj¬ scia WY„OPl" pierwszego ukladu opózniajacego OPI, z wyjscia WY„P2"przerzutnika P2 oraz z wyj¬ scia WY„P3" przerzutnika P3.

Wyjscie WY,;OP2" ukladu opózniajacego OP2 jest polaczone z wejsciami ukladów iloczynów logicznych IP4 i IP5 sygnalów doprowadzonych do przerzutni- ków P4 i P5. Wszystkie przerzutniki oraz uklady opózniajace polaczone sa z obwodem zerowania WE„6" dla ustawienia ich stanów wyjsciowych. Oba uklady opózniajace maja dodatkowe wejscie alter¬ natywne WE„A1" i WE„A2" do zewnetrznego ste¬ rowania wlaczaniem tych ukladów do pracy. Kazdy z przerzutników posiada wyprowadzone wyjscie WY„P1", WY„P2", WY„P3", WY„P4", WY„P5'\ Przebiegi przedstawione na fig. 2 ilustruja zmiany na wyjsciu przerzutników i ukladów opózniajacych tego licznika i wyjasniaja jego dzialanie, przy czym Topi oznacza czas opóznienia pierwszego ukladu opózniajacego OPI. Czas ten w przyblizeniu jest równy czasowi opóznienia elementu wprowadzajace- s go opóznienie tego ukladu a topi, ozimcza czas opóznienia drugiego ukladu opózniajacego OP2, któ¬ ry w przytolifzendu jest równy czasowi opóznienia elementu E* wprowadzajacego opóznienie drugiego ukladu opózniajacego OP2, Sekwencja przebiegów napieciowych wystepuja¬ cych na wyjsciu WY„P1M jest powtarzana przez czas topi dzialania pienwsizego ukladu opózniajaeego OPI, az do chwifli, gdy na wyjsciu WY„OW" pojawi sie impufla syincferóniaujacy. Chwila ta jest wczesniej- sza o szerokosc impulsu zegara Li, niz chwila5 zmia¬ ny stanu praerzu*ników Pt iP3, Umozliwia to rów¬ noczesne przelaczanie tych przerzutników impulsem z wejscia WE,^**; bez zwiekszenia czasu propagacji licznika. ao Kolejna sekwencja przebiegu otrzymanego na WY„P3" przerzutntika P3 jest powtarzana przez czas T0P2, dzialania drugiego ukladu opózniajacego OP2, którego schemat ideowy zamieszczono na fig. 3. Czas top2 dzieki auttamMycznej synichirondzaicjii jest calkowita wielokrotnoscia czasu t0pi i po jego uply¬ wie nastepuje przelaczenie przerzutnika P4 synchro¬ nicznie z zegarem, gdyz iirnpuJs synchronizujacy na wyjsciu WY„OP2" pojawi sie wczesniej, niz zmia¬ na stanu przerLUtników P4 i P5, równiez jak w przypadku pierwszego ukladu opózniajacego OPI, o czas xi. Zamieszczone na tóig. 2 przebiegli sygina- lów odnosza sie do przypadku, gdy wejscia alter¬ natywne do zewnetrznego sterowaniaukladami opóz¬ niajacymi (powoduja ichistale wlajczanie. Przy stero¬ waniu zewnetrznym istnieje mozliwosc wylaczenia dowolnego ukladu opózniajacego w wybranych sta¬ nach pracy licznika.

Uklad opózniajacy OP2 przedstawiony schematy¬ cznie na Jfig. 3 zawiera uklad I iloczynu logicznego II sygnalów doorowadzonych z wyjscia WY„IN2" ukladu iloczynu logicznego z negacja IN2 i wyjscia WY„P3M przerzutnika, znajdujacych sie bezposred¬ nio przed rozpatrywanym ukladem opózniajacym OP2. Wyjscie WY„I1M ukladu iloczynu logicznego 45 Ijjest polaczone z wejsciami liczacymi T dwu prze¬ rzutników liczacych PCI i PL2. Wejscia S,J;K pier¬ wszego przerzutnika PLi sa ze soba polaczone, a takze z wejsciem sftaltyczriym S drugiego przerzut- mika PL2. 50 Wspomniane wejscia S,J,K sa otwierane z wyjscia WY„PS1" przerzutnika statytznego PSi sterowanego impulsami z pierwszego ukladu formujacego ¥v Uklad ten jest polaczony z elementem E2 wprowa¬ dzajacym opóznienie omawianego ukladu opózniaja- 55 cego OP2. Wejscie tego elementu E2 wprowadzaja¬ cego opóznienia jest dolaczone do wyjscia WY „F2" drugiego ukladu formujacego F2, polaczonego z wej¬ sciem drugiego prtzenzutmiika statycznego PS2.

Wejscie drugiego ukladu formujacego F2 jest oo sterowane z wyjscia ukladu iloczynu logicznego Ig, do którego jest doprowadzone wejscie WE„Z" ze¬ gara synchronizujacego oTaz wyjscie drugiego prze¬ rzutnika statycznego PS2. Wspomniany uklad ilo¬ czynu logicznego I2 blokuje wejscie impulsów ze- « gara do drugiego ukladu formujacego F2 na czas 407 93805 8 dzialania ukladu opózniajacego OP2. Z kolej drugi przerzutnik liczacy PL2 ma wejscie J,K otwierane sygnalem z wyjscia pierwszego przerzutnika licza¬ cego PL1. Zanegowane wyjscie drugftego przerzut¬ nika liczacego PL2 jest dolaczone do wejsc J,K pierwszego przerzutnika liczacego PL1 i do wejscia trzeciego ukladu formujacego F3. Otrzymany na wyjsciu tego ukladu sygnal steruje trzeci przerzut¬ nik statyczny PS3. Wejscie tego przerzutnika sta¬ tycznego PS3 jest polaczone równiez z wyjsciem WY„F2M drugiego ukladu formujacego F2 dla wy¬ muszania „zera" na wyjsciu tego przerzurtmfika PS3, natychmiast po zadzialaniu ukladu opózniajacego OP2..CO uniemozliwia prace czesci licznika za oma¬ wianym ukladem OP2. Wyjscie trzeciego przerzut- nika statycznego PS3 stanowi równoczesnie wyj¬ scie ukladu opózniajacego OP2.

Dzialanie ukladu opózniajacego OP2 przedsta¬ wionego schematycznie na fig. 3 zostanie opisane w opairciu o przebiegi sygnalów w charakterystycz¬ nych puinktach schematu ideowego, podane na fig. 4. oraz przy nastepujacych zalozeniach: 1. Uklad pracuje w konwencji „1" równe pozio¬ mowi wysokiemu 2. przerzutniki liczace PL1 i PL2 zmieniaja swój stan przy podaniu na wejscie T liczace opadajace¬ go zbocza impulsu. 3. nie uwzglednia sie opóznien elementów lo¬ gicznych.

Dzialanie ukladu opózniajacego OP2 rozpoczyna sie w chwili tt, gdy na wyjsciu wszystkich prze¬ rzutników WY„P1" (b) WY„P2" (c), WY„P3" (d) oraz WY„OPl" (e) ukladu opózniajacego OPj znaj¬ dujacych sie przed rozpatrywanym ukladem OP2 pojawia sie stan „1", co otwiera droge dla impul¬ su z wejscia WE„Z" (a) zegara synchronizujacego doprowadzonego na wejscie ukladu IN2, iloczynu logicznego z negacja. Impuls z wyjscia WYMIN2" (g) oraz impuls z wyjscia WY„P3" (d) doprowadzone do ukladu iloczynu logicznego It daja na wyjsciu WY,Jt przebieg (h).

Zerowanie ukladu opózniajacego OP2 wykonano w chwili t0, wczesniejszej niz chwila tlf od której rozpoczeto opis dzialania ukladu o czas x02 + Ti, gdzie: x0i jest czasem opóznienia elementu E2 wpro¬ wadzajacego opóznienie ukladu opózniajacego OP2, a Tt jest czasem oczekiwania na pojawienie sie momentu dogodnego dla synchronizacji, przy czym (KT^T* gdzie T2 jest okresem przebiegu napie¬ ciowego (h) otrzymanego na wyjsciu WY„It" iloczy¬ nu logicznego II. Okres przebiegu napieciowego (h) jest równy okresowi pracy przerzutnika P3 znajdujacego sie bezposrednio przed ukladem opóz¬ niajacym OP2 — przebieg (d), ale chwila zmiany poziomu z wysokiego na niski jest dla przebiegu (h) wczesniejsze niz dla przebiegu (d) o szerokosc impulsu zegarowego. - Zerowanie opózniajacego ukladu wykonano przez podanie na wejscie WE„0" zerujace przebiegu na¬ piecia (i) albo samoczynnie przebiegiem „y" z wyj¬ scia WY„F3" ukladu formujacego F3. Impuls z wyjscia WY„F3" zmienia stan przerzutnika PS2 ; na wysoki przebieg (1) i otwiera wejscie ukladu iloczynu logicznego Ia dla impulsów z wejscia WE „Z". Na wyjsciu ukladu 12 otrzymuje sie przebieg (m), który uruchamia uklad formujacy F2.

Na wyjsciu WY„F2" tego .ukladu pojawia sie przebieg (p), który powoduje zadzialanie elementu E2 wprowadzajacego opóznienie i równoczesnie cof¬ niecie przerzutnika PS2 do stanu „zera", dzieki czemu sygnal z WY„PS2" zamyka uklad 12 ilo¬ czynu logicznego.

W chwili t0 zadzialania elementu E2 wprowadza- jacego opóznienie, na wyjsciu WY„E2" pojawia sie stan wysoki — przebieg (S), który utrzymuje sie przez czas T02, zalezny od parametrów tego ele¬ mentu, po czym zmienia sie na niski. Równoczes¬ nie na WY„F1" ukladu formujacego FI pojawia sie impuls — przebieg (u), który zmienia stan wyj¬ scia WY„PSI" przerzutnika statycznego PSI na wy¬ soki — przebieg (w). Wysoki poziom na wyjsciu WY„PS1" otwiera wejscie J,K przerzutnika PL1, który dzieki temu zostaje przerzucony opadaja- cym zboczem impulsu doprowadzonym do wejscia T z wyjscia WY„I3" ukladu iloczynu logicznego Ii.

Po zmianie stanu przerzutnika PL1 na jego wyj¬ sciu WY„PL1" pojawia sie poziom wysoki — prze¬ bieg (v), który otwiera wejscia J,K przerzutnika PL2, umozliwiajac zmiane stanu tego ostatniego przerzutnika drugim zboczem opadajacym dopro¬ wadzonym do wejscia T przerzutnika PL2 z wyj¬ scia WY„I1" ukladu iloczynu logicznego It. W chwi¬ li zmiany stanu przerzutnika PL2 na jego zanego- wanym wyjsciu WY„PL2" zmienia sie poziom na¬ piecia z wysokiego na niski — przebieg (x). Niski poziom z wyjscia WY„PL2" blokuje wiejsdia J, K prraerizutinliikia PLj uiniiemozliiwiaijac jego pnzerzuca- nie impulsami dostarczanymi na wejscie T tego pirzerzuitnika.

Równoczesnie zmiana stanu na wyjsciu WY„PL2" przerzutnika PL3 doprowadzona na wejscie ukla¬ du formujacego F3 powoduje powstanie na wyj¬ sciu WY„F3" impulsu — przebieg (y) — przerzu- 40 cajacego przerzutnik statyczny PS3. Na wyjsciu WY„OP2" tego przerzutnika pojawia sie impuls synchronizujacy ukladu opózniajacego OP2 — prze¬ bieg (Z) — który jest podawany na wejscia WE „P4" i WE„P5" przerzutników P4 i P5 znajduja- 45 cych sie za omawianym ukladem OP2. Impuls ten wytwarzany jest po czasie t0pf — *o* + Ti + T2 i przypada na chwile t2 = t3 — xx gdzie t8 oznacza chwile zmiany stanu wszystkich przerzutników licz¬ nika znajdujacych sie za omawianym ukladem fi0 opózniajacym OF2 a xx — szerokosc impulsu zega¬ rowego.

Widac stad, ze impuls synchronizujacy z wyjscia WY„OP2" ukladu opózniajacego OP2 wytwarzany jest dostatecznie wczesnie, aby zapewnic rowno- 65 czesna zmiane stanu pozostalych przerzutników i ukladów opózniajacych licznika, sterowanych im¬ pulsami z wejscia WE„Z" zegara synchronizujace¬ go, a znajdujacych sie za omawianym ukladem opózniajacym OP2. Sygnal z wyjscia WY„F3" ukla- 60 duj formujaoego>, oiprócz sitenowanlia pmzenzuifcniika PS3 powoduje równiez zmiane .stanu przerzutnika PSI, na którego wyjsciu WY..PS1" pojawia sie ponownie poziom niski — przebieg (w) — który ustawia wyjscia WY„PL1" i WY„PL2" przerzutni- 65 ków PL1 i PL2 na poziomie wyjsciowym, zeruje9 93805 drugi przerzutnik statyczny PS2 i równoczesnie o- twiera wejscie drugiego ukladu logicznego 1^ dla najblizszego kolejnego impulsu z wejscia WE„Z" zegara synchronizujacego przy zalozeniu, ze wej¬ scie WE„A2M alternatywne ma poziom wysoki.

Dzieki temu na wyjsciu WY„I2" pojawia sie im¬ puls, który uruchamia uklad formujacy F2. Im¬ puls z wyjscia WY„F2" ukladu formujacego zmie¬ nia stan przerzutnika PS3 i powoduje zmiane po¬ ziomu na wyjsciu WY„OP2" z wysokiego na nis¬ ki.

Jezeli po zadzialaniu ukladu opózniajacego OP2 i ustawieniu przerzuitnika PS3 alternatywne wejscie WE„A2" ma poziom niski, to uklad iloczynu lo¬ gicznego I2 j&st zamkniety dla impuilsów z wejscia WE„Z" zegara synchronizujacego, na wyjsciu WY „OP2" utrzymuje sie stale poziom wysoki i uklad opózniajacy OP2 jest wylaczony z pracy licznika.

Claims (4)

Zastrzezenia patentowe

1. Licznik równolegly skladajacy sie z przerzutni- ków liczacych i ukladów iloczynów logicznych tak polaczonych, ze do wejscia pierwszego przerzut¬ nika sa doprowadzone impulsy z zegara synchro¬ nizujacego, a wejscie kazdego nastepnego jest po¬ laczone z wyjsciem ukladu iloczymu logicznego im¬ pulsów zegara i impulsów z wyjsc wszystkich po¬ przednich przerzutników znamienny tym, ze za¬ wiera jeden lub wiecej ukladów opózniajacych (OP1, OP2) z których kazdy jest wlaczony pomie¬ dzy dwa kolejne przerzutniki (PI, P2 i P3, P4) w ten sposób, ze wejscie (WE„OPl") rozpatrywanego ukladu opózniajacego (OP1) jest polaczone z wyj¬ sciem ukladu iloczynu logicznego z negacja 'INI) impulsów z zegara synchronizujacego i sygnalów z wyjsc (WYP1") wszystkich przerzutniJków (PI) i ukladów opózniajacych znajdujacych sie przed rozpatrywanym ukladem opózniajaimym (OP1), a wyjscie (WY„OPl") tego ukladu (OP1) jest polaczo¬ ne z wejsciami wszystkich ukladów iloczynów lo¬ gicznych (IP2, IP3, IP4, IP5) sygnalów doprowadza¬ nych do przerzutników (P2, P3, P4, P5) znajduja¬ cych sie za rozpatrywanym ukladem opózniajacym (OP1) oraz z wejsciami wszystkich ukladów iloczy¬ nów logicznych z negacja (IN2) sygnalów dopro¬ wadzanych do ukladów opózniajacych (OP2) znaj¬ dujacych sie za rozpatrywanym ukladem opóznia¬ jacym (OP1), przy czym impulsy na wyjsciach kaz¬ dego z wspomnianych ukladów opózniajacych (OP1, OP2) licznika sa wytwarzane w chwilach o szero¬ kosc liimpulsii ti z izegaira synchiroiniizujacego wczes¬ niejszych niz chwile zmiany stanu wszystkich prze¬ rzutników (PI, P2, P3, P4 i P5) licznika.

2. Licznik wedlug zastrz. 1 znamienny tym, ze zawiera dwa opózniajace uklady (OP1 i OP2) pola¬ czone z piecioma liczacymi przerzuitnikami (PI, P2, P3, P4, P5) tak, ze jeden opózniajacy uklad (OP1) 5 jest wlaczony miedzy pierwszym przerzutnikiem (PI) i drugim (P2), a drugi opózniajacy uklad (OP2) jest wlaczony miedzy trzecim przerzutnikiem (P3) a czwartym (P4). y 10

3. Licznik wedlug zastrz. 1 znamienny tym, ze uklad opózniajacy (OP2) zawiera uklad iloczynu logicznego (Ii) sygnalów doprowadzonych z wyj¬ scia <(WY„IN2") ukladu iloczynu logicznego z nega¬ cja (IN2) i wyjscia (WY„P3M) przerzutnika (P3), 15 znajdujacego sie bezposrednio przed rozpatrywac nym ukladem opózniajacym (OP2), a wyjscie (WY „It") wspomnianego ukladu iloczynu logicznego (Ij) jest polaczone z wejsciami liczacymi (T) dwu prze¬ rzutników liczacych (PL1 i PL2), przy czym pierw- ^ szy przerzutnik liczacy (PU) ma wejscia S, J, K) — polaczone z wejsciem statycznym (S) drugiego ipffzenzutniika liczacego (PL2) — otwierane z wyjscia (WY„PS1") pierwszegio) prizertzutnilka statycznego • 25 laczonego z elementem (E2) wprowadzajacym o- póznienie omawianego ukladu opózniajacego (OP2), a wejscie elementu (E2) wprowadzajacego opóz¬ nienie jest polaczone z wyjsciem (WY„F2M) dru- 30 giego ukladu formujacego (F2), które z kolei jest polaczone z wejsciem drugiego przerzutnika sta¬ tycznego rzutnika (PS2) sygnal oraz sygnal z wejscia (WE „Z") zegara synchronizujacego sa doprowadzane na J5 wejscie drugiego ukladu iloczynu logicznego (I2) sterujacego wspominany drugi uklad formujacy (F2), i dalej drugi przerzutnik liczacy (PL2) ma wejscia (J,K) otwierane sygnalem z wyjscia (WY „PL1") pierwszego przerzutnika liczacego (PL1), 40 a zanegowane wyjscie (WY„PL2") drugiego prze¬ rzutnika liczacego (PL2) jest polaczone z wejsciem (J,K) pierwszego przerzutnika liczacego (PL1) oraz z pierwszym wejsciem (WEi) trzeciego ukladu for¬ mujacego (F3) sterujacego trzeci przerzutnik sta- 45 tyczny (PS3), którego trzecie wejscie (WE3) jest polaczone z wyjsciem (WY„F2") drugiego ukladu formujacego (F2), a wyjscie wspomnianego trze¬ ciego przerzutnika statycznego (PS3) stanowi wyj¬ scie ukladu opózniajacego (OP2). 50

4. Licznik wedlug zastrz. 2 znamienny tym, ze uklady opózniajace (OP1 i OP2) maja wejscia (WE Al i WEA2) alternatywne dodatkowego zewnetrz¬ nego sterowania.93805 «r.«- juiAnjmnAJinnnjinnAiinnnnJuuuui w.oprn TI TL. _ji n n n__ urjmmR- fig. %93805 fig. 3 *) m»«: fig. 4