PL57488B3 - - Google Patents

Download PDF

Info

Publication number
PL57488B3
PL57488B3 PL117486A PL11748666A PL57488B3 PL 57488 B3 PL57488 B3 PL 57488B3 PL 117486 A PL117486 A PL 117486A PL 11748666 A PL11748666 A PL 11748666A PL 57488 B3 PL57488 B3 PL 57488B3
Authority
PL
Poland
Prior art keywords
divisor
divider
dividend
matrix
outputs
Prior art date
Application number
PL117486A
Other languages
English (en)
Inventor
inz. Tadeusz Jankowski mgr
Original Assignee
Politechnika Warszawska
Filing date
Publication date
Application filed by Politechnika Warszawska filed Critical Politechnika Warszawska
Publication of PL57488B3 publication Critical patent/PL57488B3/pl

Links

Description

Opublikowano: 30.VI.1969 57488 KI 42 m5, 3/00 MKP G06j AIqQ 1.34.0 Twórca wynalazku: mgr inz. Tadeusz Jankowski Wlasciciel patentu: Politechnika Warszawska (Katedra Budowy Maszyn Matematycznych), Warszawa (Polska) Sposób cyfrowo-analogowego wyznaczania ilorazu liczb przedstawionych w cyfrowym zapisie binarnym oraz urzadzenie do stosowania tego sposobu Przedmiotem wynalazku jest sposób cyfrowo-ana- logowego wyznaczania ilorazu liczb [przedstawionych w cyfrowym zapisie binarnym oraz urzadzenie do stosowania tego sposobu.Dotychczas stosowane sposoby wyznaczania ilo¬ razu liczb tak przedstawionych nie pozwalaly na proste osiagniecie duzej dokladnosci wyniku w przypadku, gldy stosunek najwiekszej do najmniej¬ szej oczekiwanej wartosci dzielnika jest wiekszy od dwóch: uzyskanie pozadanej dokladnosci wy¬ magalo zastosowania w takim przypadku automa¬ tycznego dzielenia cyfrowego, które znacznie zwiek¬ szalo koszt urzadzenia.Stosujac sposób wedlug patentu glównego Nr 561i68 mozna uzyskac dokladnosc taka, jaka uzy¬ skuje sie w urzadzeniach do analogowego wyzna¬ czania ilorazu o maksymalnym stosunku oczeki¬ wanych dzielników równym dwa, równiez i w tych przypadkach, gdy stosunek ten przyjmuje dowolne skonczone wartosci.Niemniej jednak sposób wedlug patentu glów¬ nego Nr 5i0168 zawiera braki, do których nalezy brak precyzyjnego okreslenia rodzaju wykonywa¬ nych czynnosci oraz ich sekwencji — ze szczególnym uwzglednieniem podzialu na cyfrowe i analogo¬ we, jak równiez nie przeprowadzenie blizszej anali¬ zy wykladnika p dzielnika; ze wzgledów matema¬ tycznych wykladnik ten winien przybierac tylko wartosci calkowite. Poza tym w patencie glównym nie podano sposobu dzielenia cyfrowego przez 2p 20 25 30 oraz zaokraglania, bez których sposób wedlug pa¬ tentu glównego posiada dosc ograniczona wartosc uzytkowa.Celem wynalazku jest ulepszenie sposobu wedlug patentu glównego przez usuniecie wyzej wymie¬ nionych braków, jak równiez opracowanie urzadze¬ nia sluzacego ido realizacji tego sposobu.Sposób wedlug wynalazku polega na tym, ze dzielna i dzielnik sa jednoczesnie cyfrowo dzielo¬ ne przez 2P (gdzie p jest liczba calkowita) oraz za¬ okraglone, a nastepnie iloraz zaokraglonych dzielnej i dzielnika uzyskiwany jest w znany sposób analo¬ gowo.Przedmiot wynalazku zostanie blizej objasniony na przykladzie dzialania urzadzenia, którego sche¬ mat blokowy jest przedstawiony w zalaczeniu.Urzadzenie sklada sie z rejestru dzielnej A, w któ¬ rym przechowywana jest wartosc dzielnej w repre¬ zentacji cyfrowej, z rejestru dzielnika B, w którym przechowywana jest wartosc dzielnika w reprezen¬ tacji cyfrowej, z matrycy pozycji P sluzacej do cy¬ frowego wyznaczania numeru najbardziej znaczace¬ go bitu dzielnika, z matrycy dzielnej MA sluzacej do cyfrowego wybierania bitów dzielnej, z matry¬ cy dzielnika MB sluzacej do cyfrowego wybiera¬ nia bitów dzielnika, oraz z urzadzenia dzielacego C do analogowego uzyskiwania ilorazu I.Wyjscia matryc dzielnej i dzielnika dolaczone sa do wejsc urzadzenia dzielacego, wejscia matrycy dzielnej dolaczone sa do wyjsc rejestru dzielnej i' 5748857488 3 matrycy pozycji, wejscia matrycy dzielnika dola¬ czone sa do wyjsc rejestru dzielnifca i matrycy po¬ zycji, a wejscia matrycy pozycji dolaczone sa do wyjisc rejestru dzielnika. Element nowosci wnosza tu uklady matryc.Dzielna X i dzielnik- Y przedstawione sa w zapi¬ sie dwójkowym, tzn. 16 i=0 10 Y=^yi2i i=0 praz 0 oraz Y'^y',21 i =—5 gdzie x'i i y\ sa odpowiednio ibitami na wyjsciu matryc dzielnej i dzielnika.Sygnal pojawia sie na p-tym wyjsciu matrycy pozycji i tylko na nim, gdy numer najbardziej zna¬ czacego bitu dzielnika jest p. W opisywanym przy¬ kladzie matryce dzielnej i dzielnika powoduja wy¬ bieranie bitów dzielnej i dzielnika wedliug wzorów X\ = Xi+P y'i = y'i+P i = 0,ll...8 i = —5^,...0 (1) (2) przy czym bity b-5, b_4, b-«, b_2 i b-i, które nie sa reprezentowane w rejestrze dzielnika, uwazane sa za zerowe. Wzory (1) i (2) oznaczaja podzielenie dzielnej i dzielnika przez 2P wraz z zaokragleniem ich przez odrzucenie najmniej znaczacych bitów.Jezeli najbardziej znaczacy bit „1" znajduje sie na pozycji o numerze p to Y=i;y12i i=0 a zatem 2P uwzgledniajac zas (2) mamy 1 a wiec dzielnik w kazdym przypadku jest liczba z przedzialu (1^2).Jednoczesnie, jezeli jest spelniony warunek 5 10 15 15 X _ i=0 Y 10 i=0 8 2,x'i2p+v _v=0 . 0 v = —5 4 P+8 ^ i=P i=p-5 = A' B' P+8 _i=P i=p—5 gdzie xi i yL sa odpowiednio bitami dzielnej i dziel¬ nika, równe O lub1. » Liczby na wyjsciu matryc dzielnej i dzielnika (oznaczone odpowiednio X' i Y*) sa równe 8 Xj = 0 dla wszystkich 1 p+ $, to (3) 25 30 35 40 45 50 55 60 65 A zatem stosunek dzielnej do dzielnika pozostaje praktycznie niezmieniony. Warunek (3) zawiera ograniczenie wartosci ilorazu,, który w podanym przykladzie nie moze przekroczyc 2* — 1 = 5111., co ogranicza zastosowanie sposobu wedlug wynalazku do takich przypadków, gdzie maksymalna wartosc ilorazu jest ograniczona i znana. PL

Claims (4)

  1. Zastrzezenia patentowe 1. Sposób cyfrowo-analogowego wyznaczania ilo¬ razu liczb przedstawionych w cyfrowym zapi¬ sie binarnym, w którym dzielna i dzielnik sa dzielone przez 2P po czym w znany sposób wyz¬ nacza sie iHoraz tak przeksztalconych liczb i prze¬ prowadza konwersje* cyfrowo-analogowa we¬ dlug patentu Nr .56168, znamienny tym, ze dziel¬ na i dzielnik sa jednoczesnie cyfrowo dzielone przez 2P, gdzie p jest liczba calkowita, i za¬ okraglone, a nastepnie iloraz zaokraglonych •dzielnej i dzielnika uzyskiwany jest analogo¬ wo.
  2. 2. Sposób wedlug zastrz. V znamienny tym, ze dzie¬ lenia i zaokraglenia dzielnej i dzielnika dokonu¬ je sie przez cyfrowe wybieranie grup bitów tak, iz najbardziej znaczaca wybrana pozycja zapisu dzielnika jest bitem znaczacym, a pozycje bar¬ dziej znaczace od pozycji wybranych z zapisu dzielnika i dzielnej,sa bitami nieznaczacymi.
  3. 3. Sposób wedlug zastrz. 1, 2 znamienny tym, ze z zapisu dzielnej i dzielnika wybierane sa grupy kolejnych bitów o ustalonej liczebnosci okreslo¬ nej przez zadana dokladnosc wyjsciowego ilo¬ razu.
  4. 4. Urzadzenie cyfrowo-analogowe do stosowania sposobu wedlug zastrz. 1 znamienne tym, ze po¬ siada na wyjsciu urzadzenie dzielace (c) do ana¬ logowego wyznaczania ilorazu wielkosci cyfro¬ wych diodowa matryce pozycji (P) wybierajaca najbardziej znaczaca pozycje dzielnika bedaca bitem znaczacym oraz diodowe matryce dziel¬ nej (MA) i dzielnika (MB) wybierajace zgodnie ze wskazaniem matrycy pozycji (P) odpowiednie bity dzielnej i dzielnika, przy czym wyjscia ma¬ tryc dzielnej (MA) i dzielnika (MB) dolaczone sa do wejsc urzadzenia dzielacego (C), wejscia57488 S matrycy dzielnej (MA) dolaczone sa do wyjsc rejestru dzielnej (A) i do wyjsc matrycy pozycji (P), wejscia matrycy dzielnika (MB) dolaczone 6 sa do wyjsc rejestru dzielnika (B) i do wyjsc maitrycy pozycji (P), a wejscia matrycy pozycji (P) dolaczone sa do wyjsc rejestru dzielnika (B). fi 1 p 1 1 A -~-U f ' a! ^ T MB | T c U °I PL
PL117486A 1966-11-21 PL57488B3 (pl)

Publications (1)

Publication Number Publication Date
PL57488B3 true PL57488B3 (pl) 1969-04-28

Family

ID=

Similar Documents

Publication Publication Date Title
US3413452A (en) Variable presetting of preset counters
PL57488B3 (pl)
RU2116670C1 (ru) Устройство поиска информации
PL56168B1 (pl)
RU1833896C (ru) Устройство дл формировани пор дковых статистик
GB965749A (en) Improvements relating to devices for dividing numbers
SU1166100A1 (ru) Устройство дл делени
RU2103725C1 (ru) Датчик случайных чисел с равномерным распределением
SU834931A1 (ru) Делитель частоты с дробным пере-МЕННыМ КОэффициЕНТОМ дЕлЕНи
DE2442758C3 (de) Impulszahlmultiplizierer
SU436352A1 (ru) УСТРОЙСТВО ДЛЯ НАХОЖДЕНИЯ ОТНОШЕНИЯ ДВУХчислоимпульсных кодов
SU1056188A1 (ru) Датчик равномерно распределенных случайных чисел
SU955053A1 (ru) Устройство дл делени
SU513364A1 (ru) Врем -импульсное вычислительное устройство
SU567203A1 (ru) Аналого-цифровой функциональный преобразователь
SU905871A1 (ru) Цифровой дес тичный измеритель средней частоты импульсов
SU1170452A1 (ru) Число-импульсное устройство дл извлечени квадратного корн
SU517998A1 (ru) Адаптивный анолого-цифровой преобразователь
SU813416A2 (ru) Параллельный накапливающий сумматор
SU748878A1 (ru) Распределитель импульсов
SU518070A1 (ru) Устройство дл регистрации каскадных гамма-переходов
SU453739A1 (ru) Постоянное запоминающее устройство
SU691843A1 (ru) Преобразователь двоичного кода в двоично-дес тичный
SU428385A1 (pl)
SU930314A1 (ru) Устройство дл вычислени логарифмической функции