PL234910B1 - System do rozprowadzania elektrycznych sygnałów synchronizacji ramki w stacji bazowej - Google Patents

Abstract

Sposób i urządzenie do rozprowadzania informacji synchronizacji odchylania pionowego na stacji bazowej realizującej interfejsy radiowe według co najmniej dwóch różnych standardów i do stacji bazowej realizującej interfejs radiowy według co najmniej dwóch różnych standardów. Informacja synchronizacji odchylania pionowego jest generowana w zegarze dla co najmniej dwóch standardów interfejsów radiowych. Sygnały synchronizacji zawierające informacje synchronizacji odchylania pionowego są przesyłane z zegara do zespołów przetwarzających poprzez magistralę szeregową z użyciem zwielokrotnienia z podziałem czasowym dla sygnałów synchronizacji adresowanych do zespołów przetwarzających według innych standardów interfejsu. Informacje synchronizacji odchylania pionowego są wyprowadzane w każdym zespole przetwarzającym z odebranego sygnału synchronizacji zgodnego z odpowiednim standardem interfejsu radiowego.

Description

Opis wynalazku

Dziedzina wynalazku

Przedmiotem wynalazku jest system do rozprowadzania elektrycznych sygnałów synchronizacji ramki w stacji bazowej zawierającej interfejsy radiowe z co najmniej dwoma różnymi standardami.

Opis stanu techniki

Stacja bazowa lub bazowa stacja nadbiorcza, albo węzeł B (określenie używane przez Europejski Instytut Norm Telekomunikacyjnych, ETSI) jest elementem sieci komórkowej odpowiedzialnym na nadawanie i odbiór radiowy do lub ze stacji ruchomej. Stacja bazowa pełni funkcję nadbio rnika systemu stacji bazowej. Jedna stacja bazowa może zawierać jeden lub więcej nadbiorników. W sieciach trzeciej generacji stacja bazowa stanowi wyjście interfejs w kierunku do sterownika sieci radiowej (RNC).

Tradycyjne stacje bazowe mają tylko jeden in terfejs radiowy zgodny z pewnym standardem, takim jak GSM (Globalny System Łączności Komórkowej) lub UMTS (Uniwersalny System Telekomunikacji Komórkowej). W takich stacjach bazowych rozprowadzanie informacji synchronizacji ramki zwykle wykorzystuje ciągły zegarowy sygnał ramki w magistrali. Rozprowadzanie takie jest stosunkowo łatwe do realizacji, ponieważ w magistrali przenoszone są informacje synchronizacji ramki tylko jednego standardu.

Jednakże coraz pospolitsze są obecnie stacje bazowe posiadające równocześnie interfejsy radiowe zgodne z co najmniej dwoma różnymi standardami. Rozprowadzanie informacji synchronizacji ramki w takich stacjach bazowych obsługujących wiele standardów jest znacznie bardziej skomplikowane niż w tradycyjnej stacji bazowej.

W opisie międzynarodowego zgłoszenia patentowego W O02104050 A1 opisana jest „Synchronizacja wielomodowej stacji bazowej używającej wspólnego systemu zegarowego”, w której systemem synchronizacji jest typowy system telekomunikacyjny w postaci Globalnego Systemu Łączności Komórkowej (GSM). Zespół zegarowy generuje elektryczne sygnały synchronizacji ramki dla co najmniej dwóch interfejsów radiowych o różnych standardach.

W opisie amerykańskiego zgłoszenia patentowego US 5940384 A opisana jest „Szerokopasmowa radiowa stacja bazowa stosująca do włączania interwał czasowy wielokrotnego dostępu magistrali zawierającej numer szczeliny czasowej i synchronizacji ramki do podtrzymywania standardu różnych modulacji”. W szerokopasmowej radiowej stacji bazowej do magistrali p odłączone są procesory i zespół zegarowy, który generuje elektryczne sygnały synchronizacji ramki.

Istota wynalazku

System do rozprowadzania elektrycznych sygnałów synchronizacji ramki w stacji bazowej z interfejsami radiowymi z co najmniej dwoma różnymi standardami, zawierający magistralę, procesory różnych standardów i zespół zegarowy generujący elektryczne sygnały synchronizacji ramki, według wynalazku charakteryzuje się tym, że zespół zegarowy zawiera zespół generowania elektrycznych impulsowych sygnałów synchronizacji ramki dla co najmniej dwóch interfejsów radiowych oraz zespół przenoszenia elektrycznych impulsowych sygnałów synchronizacji ramki, który to zespół zegarowy jest połączony, poprzez magistralę szeregową, z procesorami dla konkretnych standardów, przy czym do co najmniej jednego z procesorów jest podłączony zespół wyprowadzania elektrycznych impulsowych sygnałów synchronizacji ramki odpowiedniego standardu interfejsu radiowego. Poza tym, w odbiorniku częstotliwości radiowej, do odbiornika sygnału zegarowego jednej ramki jest podłączony zegar systemowy, przy czym odbiornik sygnału zegarowego jednej ramki jest połączony, poprzez blok synchronizacji ramki, z blokiem przetwarzania częstotliwości radiowej, oraz poprzez blok synchronizacji magistrali szeregowej z interfejsem magistrali, zaś blok przetwarzania częstotliwości radiowej i interfejs magistrali są połączone ze sobą, poprzez blok kolejkowy. Ponadto, w nadajniku częstotliwości radiowej, do odbiornika sygnału zegarowego jednej ramki są podłączone: blok synchronizacji ramki i blok synchronizacji magistrali szeregowej, przy czym blok synchronizacji ramki jest połączony z procesorem częstotliwości radiowej i z procesorem częstotliwości radiowej przy przekazywaniu do dołu struktury, zaś blok synch ronizacji magistrali szeregowej jest połączony z interfejsem magistrali szeregowej przy przekazywaniu do góry struktury i z interfejsem magistrali szeregowej przy przekazywaniu do dołu struktury. Poza tym, procesor częstotliwości radiowej, poprzez blok kolejkowy, jest połączony z interfejsem magistrali szeregowej przy przekazywaniu do góry struktury, zaś procesor częstotliwości radiowej przy przekazywaniu do dołu

PL 234 910 B1 struktury, poprzez blok kolejkowy, jest połączony z interfejsem magistrali szeregowej przy prze kazywaniu do dołu struktury.

Dla systemu według wynalazku korzystne jest, gdy wejście zespołu przetwarzania częstotliwości radiowych i częstotliwości pasma podstawowego stanowi wejści e odbiornika sygnału zegarowego, przy czym odbiornik sygnału zegarowego, poprzez blok synchronizacji ramki, jest połączony z blokiem nadajnika częstotliwości radiowych i z blokiem przetwarzania podstawowego pasma częstotliwości, które są połączone ze sobą, poprzez blok kolejności sygnałów.

Dla systemu według wynalazku korzystne jest też, gdy zespół przetwarzania podstawowego pasma częstotliwości na wejściu zawiera odbiornik sygnału zegarowego ramki, którego wyjścia są połączone z blokiem synchronizacji magistrali, z blokiem synchronizacji ramki Globalnego Systemu Łączności Komórkowej i z blokiem synchronizacji Uniwersalnego Systemu Telekomunikacji Komórkowej, przy czym wyjście bloku synchronizacji ramki Globalnego Systemu Łączności Komórkowej jest połączone z blokiem przetwarzania podstawowego pasma częstotliwości Globalnego Syst emu Łączności Komórkowej, zaś wyjście bloku synchronizacji Uniwersalnego Systemu Telekomunikacji Komórkowej jest połączone z blokiem przetwarzania podstawowego pasma częstotliwości Uniwersalnego Systemu Telekomunikacji Komórkowej, a ponadto, gdy blok synch ronizacji magistrali jest połączony z interfejsem magistrali wejściowej i z interfejsem magistrali wyjściowej, które ze sobą są połączone poprzez blok kolejkowy.

Wynalazek zapewnia kilka zalet. Przykładowo do przenoszenia informacji synchronizacji ramki potrzebna jest tylko jedna magistrala szeregowa nawet w stacji bazowej obsługującej wiele standardów. Użycie zwielokrotnienia z podziałem czasowym i sygnałów impulsowych, to znaczy sygnałów nieciągłych, zmniejsza zakłócenia innych sygnałów. Rozwiązanie takie jest też przyszłościowe, ponieważ nie trzeba zmieniać struktury magistrali synchronizacji w przyszłości, gdy pojawią się procesory według pewnego nowego standardu.

Krótki opis figur rysunku

Poniżej wynalazek zostanie opisany bardziej szczegółowo w odniesi eniu do korzystnych przykładów realizacji i załączonych rysunków, na których:

Fig. 1 jest uproszczonym schematem blokowym przedstawiającym zespół zegarowy, magistralę szeregową i procesory stacji bazowej;

Fig. 2 przedstawia wewnętrzną konstrukcję dwóch różnych procesorów, mianowicie zespołu odbiornika częstotliwości radiowej i procesora pasma podstawowego;

Fig. 3 przedstawia wewnętrzną konstrukcję procesora częstotliwości radiowej, działającego zarówno dla kierunku do góry, jak i dla kierunku do dołu w strukturze łączności;

Fig. 4 przedstawia wewnętrzną konstrukcję specjalnego zespołu przetwarzającego zarówno dane częstotliwości radiowej jak i dane pasma podstawowego;

Fig. 5 przedstawia przykład budowy impulsowego sygnału synchronizacji;

Fig. 6 jest schematem przebiegu sposobu rozprowadzania informacji synchronizacji ramki w stacji bazowej z interfejsami radiowymi według co najmniej dwóch różnych standardów; a

Fig. 7 przedstawia wewnętrzną strukturę procesora działającego według wielu standardów.

Szczegółowy opis korzystnych przykładów realizacji

Na podstawie Fig. 1 omówiono przykład konstrukcji stacji bazowej. Ta stacja bazowa zapewnia interfejsy co najmniej dwóch różnych standardów i dlatego zawiera procesory 104, 106, 108, 110, 112, 114, 116, 118 według różnych standardów interfejsu radiowego.

Standard oznacza tu dowolny standard interfejsu radiowego, który ma różne wymagania dotyczące synchronizacji ramki. Przykłady takich standardów obejmują standard GSM, który reprezentuje systemy radiowe drugi ej generacji, system radiowy na bazie standardu GSM, który wykorzystuje technikę EDGE (Enhanced Data Rates for Global Evolution) do zwiększania prędkości transmisji danych i może być również wykorzystywany do realizowania transmisji pakietowej w systemie GPRS (General Packet Radio System), który reprezentuje systemy radiowe generacji 2,5 oraz w systemie radiowym znanym przynajmniej jako IMT-2000 (International Mobile Telecommunications System 2000) oraz UMTS (Universal Mobile Telecommunications System), wykorzystującym technikę WCDMA (Wideband Code Division Multiple Access), która reprezentuje systemy radiowe trzeciej generacji. Przykłady realizacji nie są jednakże ograniczone do tych systemów, ale fachowiec może również stosować te rozwiązania do innych systemów radiowych, które mogą wykorzystywać stacje bazowe pracujące według wielu standardów.

PL 234 910 B1

W naszym przykładzie standardami interfejsu radiowego są GSM i UMTS. Procesory 104, 106, 108 i 110 są zgodne ze standardem GSM, a procesory 112, 114, 116 i 118 są zgodne ze standardami UMTS.

Stacja bazowa wymaga dokładnego sygnału zegarowego, by zapewnić dużą stabilność częstotliwości i dokładną synchronizację w interfejsie radiowym. Dużą dokładność można osiągnąć przez przenoszenie sygnału zegarowego z krajowego zegara wzorcowego w postaci ciągu impulsów poprzez krajową sieć telefoniczną wraz z infrastrukturą systemu radiowego, np. poprzez centrum komutacji w ruchu (MSC), sterownik stacji bazowej (BSC) lub sterownik sieci radiowej (RNC), aż do stacji bazowych. Ponadto jako źródło dokładnego sygnału zegarowego można wykorzystać inne zegary atomowe lub globalny system ustalania położenia (GPS). Zegarowy zespół 100 stacji bazowej jest przeznaczony do generowania informacji synchronizacji ramki dla co najmniej dwóch standardów interfejsu radiowego. Zegarowy zespół 100 może być taki, że utrzymuje zarówno zegar systemowy, jak i zegar ramki, albo też może on utrzymywać tylko zegar ramki, zaś zegar systemowy jest utrzymywany przez inny zespół. Zegarowy zespół 100 może być również włączony w jakiś inny zespół, taki jak główny zespół sterowania stacji bazowej. W przykładzie realizacji zegarowy zespół 100 jest przystosowany do generowania sygnału zegarowego ramki z informacji synchronizacji ramki.

W przykładowym wykonaniu zegarowy zespół 100 jest przeznaczony do generowania numeru ramki dla informacji synchronizacji ramki. Ramka wielodostępu z podziałem czasowym GSM TDMA zawiera 8 szczelin czasowych, każda o długości 577 μβ, w związku z czym długość jednej ramki wynosi 8 x 577 μs = 4,616 ms. Hiperramka GSM zawiera 2715648 ramek, a więc bieg liczby ramek od początku do końca zajmuje 3 h 28 min i 53,760 s. Ramka UMTS zawiera 15 szczelin czasowych, każda o długości 666 μβ, przy czym w systemie UMTS systemowy numer ramki (SFN) jest liczbą 12-bitową. Ten numer ramki jest używany w kilku procedurach, takich jak przetwarzanie sygnałów pasma podstawowego i sygnałów radiowych, które obejmują więcej niż jedną ramkę.

Stacja bazowa zawiera również szeregową magistralę 102 łączącą zegarowy zespół 100 i procesory 104, 106, 108, 110, 112, 114, 116, 118. Ta szeregowa magistrala 102 jest dostosowana do przenoszenia impulsowych sygnałów synchronizacji zawierających informacje synchronizacji ramki z zegarowego zespołu 100 do procesorów 104, 106, 108, 110, 112, 114, 116, 118 przy użyciu zwielokrotnienia z podziałem czasowym dla impulsowych sygnałów synchronizacji adresowanych do procesorów różnych standardów interfejsu radiowego. Oznacza to, że impulsowe sygnały synchronizacji systemu GSM są adresowane do procesorów 104, 106, 108 i 110, natomiast impulsowe sygnały synchronizacji systemu UMTS są adresowane do procesorów 112, 114, 116 i 118. Zwielokrotnienie z podziałem czasowym jest techniką transmisji cyfrowej, w której kilka sygnałów jest przeplatane w czasie w celu przesyłania ich we wspólnym kanale, to znaczy w naszym przykładzie impulsowe sygnały synchronizacji są przeplatane w czasie w celu przesyłania poprzez wspólną szeregową magistralę 102.

Każdy z procesorów 104, 106, 108, 110, 112, 114, 116, 118 różnych standardów interfejsu radiowego jest dostosowany do wyprowadzania informacji synchronizacji ramki z odbieranego impulsowego sygnału synchronizacji odpowiedniego standardu interfejsu radiowego. Każdy z procesorów 104, 106, 108 i 110 wyprowadza zatem informacje synchronizacji z impulsowych sygnałów synchronizacji systemu GSM, a każdy z procesorów 112, 114, 116 i 118 wyprowadza informacje synchronizacji z impulsowych sygnałów synchronizacji systemu UMTS.

Rozprowadzanie informacji synchronizacji ramki może być przeprowadzane podczas uruchamiania stacji bazowej, na żądanie i/lub w określonych odstępach czasowych. W przykładowym wykonaniu zegarowy zespół 100 jest dostosowany do przeprowadzania rozprowadzania informacji synchronizacji ramki na żądanie. W przykładowym wykonaniu procesor 104, 106, 108, 110, 112, 114, 116, 118 jest dostosowany do żądania informacji synchronizacji ramki od zegarowego zespołu 100. Procesor 104, 106, 108, 110, 112, 114, 116, 118 może być przystosowany do żądania podczas uruchamiania procesora. W przykładowej realizacji zegarowy zespół 100 jest dostosowany do przeprowadzania rozprowadzania informacji synchronizacji ramki podczas uruchamiania stacji bazowej.

Zegarowy zespół 100 jest dostosowany do przeprowadzania rozprowadzania informacji synchronizacji ramki do procesorów 104, 106, 108, 110, 112, 114, 116, 118 przez broadcasting (rozprowadzanie jednokierunkowe do kilku użytkowników) lub przez multicasting (rozsyłanie grupowe). Multicasting można zdefiniować jako rozsyłanie do podzbioru procesorów, to znaczy, może być konieczne zastosowanie rutera w magistrali szeregowej 102. Istnieje zatem połączenie punkt-wiele

PL 234 910 B1 punktów pomiędzy zegarowym zespołem 100 a procesorami. Wewnątrz procesora mogą być używane połączenia pomiędzy poszczególnymi punktami, jak to zostanie wyjaśnione poniżej.

Procesory przedstawione na Fig. 1 można przedstawić następująco: zespół 104 odbiornika częstotliwości radiowej systemu GSM do odbioru w górę struktury, procesor 106 pasma podstawowego systemu GSM do detekcji, dekodowania i deszyfracji przesyłu do góry, nadajnik 108 częstotliwości radiowej systemu GSM do nadawania do dołu struktury, procesor 110 pasma podstawowego systemu GSM do kodowania i szyfrowania przesyłania do dołu struktury, odbiornik 112 częstotliwości radiowej systemu UMTS do odbioru informacji przesyłanych do góry struktury, pr ocesor 114 pasma podstawowego systemu UMTS do wykrywania przesyłu do góry, nadajnik 116 częstotliwości radiowej systemu UMTS do nadawania do dołu struktury oraz procesor 118 pasma podstawowego systemu UMTS do kodowania i modulacji przesyłu do dołu struktur y. Kierunek transmisji do góry struktury odnosi się przy tym do przypadku, gdy stacja ruchoma nadaje, a stacja bazowa odbiera. Przesyłanie do dołu struktury oznacza zatem odwrotny kierunek transmisji.

Poniżej w odniesieniu do Fig. 2 opisano wewnętrzne struktury dwóch różnych procesorów, mianowicie odbiornika 200 częstotliwości radiowej i procesora 202 pasma podstawowego. Odbiornik 200 częstotliwości radiowej, jak również procesor 202 pasma podstawowego zawierają odbiorniki 210, 230 zegara ramki, które odbierają impulsowe sygnały synchronizacji z szeregowej magistrali 102. Procesory 200, 202 zawierają również systemowy zegar 212, 232. Ten systemowy zegar 212, 232 odbiera informacje synchronizacji poprzez magistralę 250. Informacją synchronizacji może być ciągły wzorzec częstotliwości. W przykładowym wykonaniu zegarowy zespół 100 jest dostosowany do rozprowadzania do procesorów 200, 202 sygnału zegara systemowego, który jest zblokowany fazowo z zegarem ramki. Procesor 200, 202 może być z kolei dostosowany do próbkowania szeregowej magistrali 102 z częstotliwością próbkowania wyznaczaną przez systemowy zegar 212, 232. Taka synchronizacja wewnętrzna pomiędzy zegarem ramki a zegarem systemowym ułatwia przeprowadzanie rozprowadzania informacji synchronizacji ramki z wystarczająco dobrą dokładnością synchronizacji.

W przykładowym wykonaniu procesor 200, 202 jest dostosowany do wykorzystywania uzyskanej informacji synchronizacji ramki do synchronizacji ramki interfejsu radiowego pomiędzy różnymi procesorami 200, 202 jednego standardu interfejsu radiowego. W przykładzie z Fig. 2 zarówno odbiornik 200 częstotliwości radiowej, jak i procesor 202 pasma podstawowego zawierają bloki 214, 234 synchronizacji ramki, które wykorzystują wyprowadzone informacje synchronizacji ramki do synchronizacji ramki interfejsu radiowego. Jak pokazano na Fig. 2, odbiornik 200 częstotliwości radiowej zawiera bloki 218 przetwarzania częstotliwości radiowej sterowane przez blok 214 synchronizacji ramki, a procesor 202 pasma podstawowego zawiera bloki 242 przetwarzania pasma podstawowego, sterowane przez blok 234 synchronizacji ramki. Bloki 218 przetwarzania częstotliwości radiowej wykorzystują wzorzec synchronizacji ramki podczas pakietowego wprowadzania próbek przesyłu do góry struktury w komunikaty magistrali. Komunikaty te wykorzystują znacznik czasu, który przenosi informacje synchronizacji interfejsu radiowego do procesorów 242 pasma podstawowego.

W przykładowym wykonaniu procesor 200, 202 jest dostosowany do wykorzystywania wyprowadzonej informacji synchronizacji ramki do synchronizacji magistrali 204 pomiędzy różnymi procesorami 200, 202 jednego systemu interfejsu radiowego. Jak przedstawiono na Fig. 2, oba procesory 200, 202 zawierają bloki 216, 236 synchronizacji magistrali, które sterują interfejsami 222, 238 magistrali przy obu końcach magistrali 204.

Normalnie, procesory 200, 202 są dostosowane do generowania niezależnych informacji synchronizacji zblokowanych z wyprowadzoną informacją synchronizacji, to znaczy bloki 214, 234 synchronizacji ramki i bloki 216, 236 synchronizacji magistrali podtrzymują niezależnie informacje synchronizacji. Należy zauważyć, że bloki 214, 234 synchronizacji ramki i bloki 216, 236 synchronizacji magistrali mogą podtrzymywać wspólnie informacje synchronizacji. Możliwy jest również pojedynczy blok działający zarówno jako blok 214, 234 synchronizacji ramki, jak i blok 216, 236 synchronizacji magistrali. W blokach 214, 234 synchronizacji ramki mogą być użyte liczniki do generowania numerów ramek.

Pomiędzy blokami 218 przetwarzania częstotliwości radiowej a interfejsem 222 magistrali może być usytuowany blok FIFO (pierwszy na wejściu - pierwszy na wyjściu, to znaczy reguła kolejkowania, według której jednostki przychodzące są obsługiwane w kolejności przychodzenia) 220, i blok FIFO 240 pomiędzy interfejsem 238 magistrali a blokami 242 przetwarzania pasma podstawowego. Bloki FIFO 220, 240 mogą być zrealizowane jako bufory cykliczne, które przechowują zarówno adresy odczytu, jak również zapisu.

PL 234 910 B1

Na Fig. 1 i 2 przedstawione zostały przykłady realizacji z oddzielnymi procesorami do przekazywania informacji do góry i do dołu struktury. Możliwy jest jednak również procesor obsługujący zarówno kierunek przekazywania do góry struktury, jak i kierunek przekazywania do dołu. Wewnętrzna konstrukcja takiego procesora 300 opisana jest na podstawie Fig. 3. Procesor 300 jest nadbiornikiem częstotliwości radiowej, ale tę samą zasadę można również stosować wobec procesora 302 pasma podstawowego (chociaż jego konstrukcja wewnętrzna nie została tu opisana w celu zachowania przejrzystości). Procesor 300 zawiera odbiornik 210 sygnału zegarowego jednej ramki, który odbiera impulsowe sygnały synchronizacji poprzez szeregową magistralę 102. Ten odbiornik sygnału zegarowego ramki podaje odebrane informacje synchronizacji na blok 316 synchronizacji ramki i blok 318 synchronizacji magistrali. Blok 316 synchronizacji ramki steruje synchronizacją ramki zarówno w procesorach 310 częstotliwości radiowej przekazywania do góry struktury jak i w procesorach 320 częstotliwości radiowej przekazywania do dołu struktury. Blok 318 synchronizacji magistrali steruje również synchronizacją magistrali, zarówno interfejsu 314 magistrali przy przekazywaniu do góry struktury, jak i interfejsem 324 magistrali przy przekazywaniu do dołu struktury. Interfejs 314 magistrali przy przekazywaniu do góry struktury wysyła sygnał do magistrali 330 przekazywania do góry struktury, a interfejs 324 magistrali przy przekazywaniu do dołu struktury odbiera sygnał z magistrali 332 przekazywania do dołu struktury. Oba kierunki przekazywania mają oddzielne bloki FIFO 312, 322.

W przykładzie realizacji przedstawionym na Fig. 4 procesory związane z pewnym standardem interfejsu radiowego zawierają bloki 404 nadbiornika częstotliwości radiowej oraz bloki 408 przetwarzania pasma podstawowego, przy czym bloki te zawarte są w jednym specjalnym zespole 400 stacji bazowej. Ten specjalny zespół 400 przetwarza zarówno dane częstotliwości radiowej jak i dane pasma podstawowego. Ten specjalny zespół 400 zawiera również odbiornik 210 sygnału zegarowego ramki oraz blok 402 synchronizacji ramki, ale nie musi potrzebować bloku synchronizacji magistrali, oczywiście w zależności od wymagań synchronizacji sygnałów wyjściowych wysyłanych do magistrali 410. Ten specjalny zespół 400 może potrzebować bloku FIFO 406 pomiędzy blokami 404 nadbiornika częstotliwości radiowej a blokami przetwarzania pasma podstawowego. Ten specjalny zespół 400 z Fig. 4 jest przeznaczony dla kierunku przesyłania do góry struktury, ale możliwy jest również zespół specjalny przeznaczony do kierunku przesyłania do dołu struktury. Możliwy jest również zespół specjalny posiadający cechy z Fig. 3 i 4. Taki zespół specjalny miałby wtedy zarówno bloki nadbiornika częstotliwości radiowej jak i bloki przetwarzania pasma podstawowego dla kierunku przesyłania do góry i do dołu struktury.

W przykładzie wykonania z Fig. 7 przedstawiona jest wewnętrzna konstrukcja procesora zgodnego z wieloma standardami. Procesory obsługujące dwa różne standardy interfejsu radiowego zawarte są w jednym zespole stacji bazowej zgodnym z wieloma standardami. W naszym przykładzie ten wielostandardowy procesor jest procesorem 700 pasma podstawowego zdolnym do przetwarzania sygnałów pasma podstawowego otrzymanych zarówno z odbiornika 104 częstotliwości radiowej przy przekazywaniu do góry struktury w systemie GSM, jak i sygnałów pasma podstawowego otrzymanych z odbiornika 112 częstotliwości radiowej przy przesyłaniu do góry struktury w systemie UMTS.

Zespół 700 przetwarzania pasma podstawowego zawiera odbiornik 702 sygnału zegarowego ramki, który odbiera impulsowe sygnały synchronizacji zgodne zarówno ze standardem interfejsu radiowego systemu GSM, jak i ze standardem interfejsu radiowego systemu UMTS poprzez szeregową magistralę 102. Zespół 700 przetwarzania pasma podstawowego zawiera blok 704 synchronizacji magistrali, blok 706 synchronizacji ramki systemu GSM oraz blok 708 synchronizacji ramki systemu UMTS. Zespół 700 przetwarzania pasma podstawowego ponadto zawiera zarówno bloki 714 przetwarzania pasma podstawowego systemu GSM, sterowane przez blok 706 synchronizacji ramki systemu GSM, jak i bloki 716 przetwarzania pasma podstawowego systemu UMTS sterowane przez blok 708 synchronizacji ramki systemu UMTS. Blok 704 synchronizacji magistrali steruje zarówno interfejsem 710 magistrali dla wejściowych magistrali 722 i 724 jak i interfejsem 718 dla wyjściowej magistrali 726. Interfejs 710 magistrali wejściowej nadaje się do obsługiwania sygnałów pasma podstawowego, zarówno w systemie GSM, jak i w systemie UMTS. W naszym przykładzie zastosowano również blok FIFO 712 nadający się do kolejkowania sygnałów pasma podstawowego, zarówno systemu GSM jak i systemu UMTS, pomiędzy interfejsem 710 magistrali wejściowej a blokami 714, 716 przetwarzania pasma podstawowego.

Fig. 7 przedstawia również przykład realizacji, w którym funkcja przetwarzania pasma podstawowego jest rozłożona na kilka połączonych szeregowo zespołów przetwarzania pasma podstawowego.

PL 234 910 Β1

W naszym przykładzie potrzebna funkcjonalność pasma podstawowego jest podzielona pomiędzy dwa zespoły 700, 720 przetwarzania pasma podstawowego połączone magistralą 726. Ta sama zasada może być również wykorzystywana wobec zespołów przetwarzania częstotliwości radiowej.

Zegarowy zespół 100 i procesory 104, 106, 108, 110, 112, 114, 116, 118 ze wszystkimi odmianami przedstawionymi na Fig. 1-4 oraz na Fig. 7 są zwykle realizowane w postaci jednego lub wielu wyspecjalizowanych obwodów scalonych (ASIC) umieszczonych na płytce z obwodem drukowanym. Zespoły te mogą również zawierać inne części sprzętowe, takie jak mikroprocesory i inne obwody scalone, np. obwody zegara i interfejsy magistrali. Niektóre zadania mogą być również realizowane przez program wykonywany w mikroprocesorze. Tworzące bloki obejmują zatem elementy sprzętowe, bloki wyspecjalizowanych obwodów scalonych i moduły programowe. Wybierając mieszany sposób realizacji, fachowiec uwzględni przykładowo wymagania dotyczące wielkości i poboru mocy urządzenia, wymaganej mocy przetwarzania, kosztów wytworzenia i wielkości produkcji.

Poniżej przedstawiony zostanie przykład realizacji bloku 214, 234 synchronizacji ramki i bloku 216, 236 synchronizacji magistrali. Każdy blok prowadzi wewnętrzny rejestr Modę i rejestr State. Działanie po odebraniu impulsowego sygnału synchronizacji zależy od rejestrów Modę i State w następujący sposób:

IF ‘Modę’ in burst = ASIC Błock modę

THEN

IF 'State’ = Synchronized

THEN do ‘Compare’ Operation

IF Compare result is ‘not OK’,

THEN

Set’State’ to ‘Not Synchronized’

Result register = 'Compare Not OK’

ELSE

Result register = ‘Compare OK’

END IF Compare

ELSE

IF Compare is ‘Synchronize’ do ‘Synchronize’ Operation set ‘State’ to ‘Synchronized’

END IF Control

END IF state

ELSE

Do Nothing

END IF Modę

PL 234 910 B1

Należy zwrócić uwagę, że Compare zwraca OK, jeśli synchronizacja jest prawidłowa w pewnych granicach, np. w zakresie ±1 lub ±2 okresów zegara wyspecjalizowanego obwodu scalonego (ASIC). Rejestr State będzie ustawiany w stanie Not Synchronized przez włączenie zasilania wyspecjalizowanego obwodu scalonego (ASIC) i przez operację Compare zwracającą jako wynik Compare Not OK.

Fig. 5 przedstawia przykład struktury impulsowego sygnału synchronizacji. Liczby w segmentach są podane jako przykłady binarnych wielkości tych części. Zegarowy zespół 100 jest przeznaczony do wprowadzania w impulsowy sygnał synchronizacji początkowego segmentu 500, segmentu 502 trybu, oznaczającego czy impulsowy sygnał synchronizacji jest przeznaczony do synchronizacji ramki pewnego standardu interfejsu radiowego, czy do synchronizacji magistrali, jak również końcowego segmentu 508. W przykładowym wykonaniu, impulsowy sygnał synchronizacji zawiera również systemowy numer 504 ramki. W przykładowym wykonaniu, impulsowy sygnał synchronizacji zawiera również kod 506 detekcji błędu. Opisany nieciągły impulsowy sygnał synchronizacji mógłby mieć długość 90 bitów. Jeżeli magistrala szeregowa 102 pracuje z prędkością 3,84 megabita na sekundę, to impulsowy sygnał synchronizacji ma długość 25 μβ.

Początkowy segment 500 oznacza, że nadchodzi nowy impulsowy sygnał synchronizacji. W naszym przykładzie, do rozpoznania bitu startowego potrzebne jest co najmniej 89 kolejnych zer.

Każdy procesor 104, 106, 108, 110, 112, 114, 116, 118, lub dokładniej, każdy odbiornik 210, 230 sygnału zegarowego ramki w zespole odbiera tylko te impulsowe sygnały synchronizacji, które są przeznaczone dla niego, na podstawie segmentu 502 trybu. Impulsowe sygnały synchronizacji innych trybów są ignorowane. Segment 502 trybu rozpoczyna się najmniej znaczącym bitem (LSB). Kiedy procesor jest zrealizowany w technologii wyspecjalizowanego obwodu scalonego (ASIC), to tryb bloku wyspecjalizowanego obwodu scalonego (ASIC) jest przechowywany w rejestrze, a wartość tego rejestru jest porównywana z odebranym segmentem 502 trybu.

Systemowy numer 504 ramki rozpoczyna się bitami końcowymi, to znaczy pierwszym jest bit najmniej znaczący, a bity niewykorzystane mają wartość zerową. W trybie synchronizacji magistrali nie ma numeru ramki, a zatem wszystkie bity mają wartość zerową. W trybie UMTS/FDD stosowany jest 12-bitowy numer ramki. Należy zdefiniować tryb UMTS/TDD. W trybie GSM/EDGE stosowane są następujące wartości: T1 (11 bitów 0-10), T2 (5 bitów 11-15) oraz T3 (6 bitów 16-21). W trybie CDMA2000 czas systemowy jest w ramkach dwudziestomilisekundowych (33 bity). Dla innych trybów bity należy określić.

Cykliczną kontrolę redundancji (CRC) można stosować, np. z generatorowym wielomianem x¹⁶+x¹²+x⁵+1, jako kod 506 detekcji błędu. CRC 506 oblicza się dla segmentu 502 trybu i dla systemowego numeru 504 ramki. CRC 506 wysyła się z pierwszym najmniej znaczącym bitem.

Końcowy segment 508 oznacza, że impulsowy sygnał synchronizacji kończy się. W przykładowym wykonaniu, dany procesor 104, 106, 108, 110, 112, 114, 116, 118 jest dostosowany do zmieniania numeru ramki przy określonym przestawieniu do określonego punktu w impulsowym sygnale synchronizacji. Tym określonym punktem może być przykładowo koniec impulsowego sygnału synchronizacji. Określone przesunięcie może mieć również wartość zerową.

Poniżej podano przykłady wartości prędkości transmisji danych i częstotliwości zegara. Prędkość transmisji danych w magistrali szeregowej 102 wynosi 3,84 megabita na sekundę przy synchronizowaniu za pomocą zegarowego zespołu 100 sygnałem zegarowym o częstotliwości 19,2 MHz. Każdy procesor powtórnie synchronizuje/próbkuje szeregową magistralę 102 za pomocą odebranego systemowego sygnału zegarowego 19,2 MHz. Bloki wyspecjalizowanych obwodów scalonych (ASIC) procesorów mogą synchronizować/próbkować szeregową magistralę 102 sygnałami swoich wewnętrznych 76,8 MHz-ych zegarów wyspecjalizowanych obwodów scalonych (ASIC) pod warunkiem, że częstotliwość zegara wyspecjalizowanego obwodu scalonego (ASIC) wynosi 76,8 MHz. Blok ASIC (wyspecjalizowanego obwodu scalonego) osiągnie następnie krawędź spadającą (jako ASIC powtórnie zsynchronizowany przez zegar) końcowego segmentu 508, aby zaznaczyć dokładny czas granicy ramki.

W tablicy 1 (FDD = podział częstotliwościowy, dupleksowo, TDD = podział cz asowy, dupleksowo, IS-95 = system wielodostępowy z podziałem kodowym drugiej generacji opracowany przez Telecommunications Industry Association) przedstawiono pewne przykłady wartości dla segmentu 502 trybu, gdzie wartości bitów są wyrażone liczbami szesnastkowymi.

PL 234 910 Β1

Tablica 1

Tryb	Bity
Nieużywany	DOh
Synchronizacja magistrali	Olh
UMTS/FDD	02h
GSM/EDGE	03h
UMTS/TDD	04h
IS-95 ODMA	05h
Zapasowy	06h do FFh

Następnie, na podstawie Fig. 6 omówiono sposób rozprowadzania informacji synchronizacji ramki na stacji bazowej realizującej interfejsy radiowe według co najmniej dwóch różnych standardów. Opisany sposób można realizować przez użycie opisanej powyżej technologii, ale możliwe są też inne rodzaje realizacji.

Przeprowadzanie tego sposobu rozpoczyna się od 600. W przykładowej realizacji rozprowadzanie informacji synchronizacji ramki przeprowadzane jest podczas uruchamiania stacji bazowej. Winnym przykładzie wykonania, ilustrowanym przez 602, rozprowadzanie informacji synchronizacji ramki przeprowadzane jest na żądanie. W przykładowym wykonaniu procesor żąda informacji synchronizacji ramki od zespołu zegarowego. W przykładowym wykonaniu żądanie to odbywa się podczas uruchamiania procesora. Żądanie to może być również wprowadzane podczas normalnego działania procesora, np. w regularnych odstępach czasu, albo po wykryciu przez procesor potrzeby skorygowania synchronizacji. W przykładowym wykonaniu rozprowadzanie informacji synchronizacji ramki przeprowadzane jest w określonych odstępach czasowych bez żadnych specjalnych komunikatów.

Informacja synchronizacji ramki jest generowana 604 w zespole zegarowym dla co najmniej dwóch standardów interfejsu radiowego.

W przykładowym wykonaniu w impulsowy sygnał synchronizacji wprowadzony jest segment początkowy, segment trybu oznaczający, czy impulsowy sygnał synchronizacji jest przeznaczony do synchronizacji ramki specyficznego standardu interfejsu radiowego, czy do synchronizacji magistrali, jak również segment końcowy. W przykładowym wykonaniu, w impulsowym sygnale synchronizacji wprowadzony jest systemowy numer ramki. W przykładowym wykonaniu, w impulsowym sygnale synchronizacji wprowadzony jest kod detekcji błędu.

W przykładowym wykonaniu sygnał zegarowy ramki jest generowany dla informacji synchronizacji ramki.

W przykładowym wykonaniu generowany jest numer ramki dla informacji synchronizacji ramki.

W przykładowym wykonaniu numer ramki jest zmieniany za pomocą określonego przesunięcia do określonego punktu impulsowego sygnału synchronizacji. Numer ramki można zatem zmieniać przy końcu impulsowego sygnału synchronizacji.

Następnie impulsowe sygnały synchronizacji zawierające informację synchronizacji ramki są przenoszone 606 z zespołu zegarowego do procesorów poprzez magistralę szeregową z zastosowaniem zwielokrotnienia z podziałem czasowym wobec impulsowych sygnałów synchronizacji adresowanych do procesorów różnych standardów interfejsu radiowego.

Wreszcie, informacja synchronizacji ramki jest wyprowadzana 608, 610 w każdym procesorze z odebranego impulsowego sygnału synchronizacji odpowiedniego standardu interfejsu radiowego tego procesora.

Sposób ten kończy się przy 620.

PL 234 910 B1

W przykładowym wykonaniu w procesorze generowana jest 612, 614 niezależna informacja synchronizacji zblokowana z wyprowadzoną informacją synchronizacji.

W przykładowym wykonaniu wyprowadzona informacja synchronizacji ramki jest wykorzystywana 616, 618 do synchronizacji ramki interfejsu radiowego pomiędzy różnymi procesorami jednego standardu interfejsu radiowego. W innym przykładzie wykonania wyprowadzona informacja synchronizacji ramki jest wykorzystywana do synchronizacji magistrali pomiędzy różnymi procesorami jednego standardu interfejsu radiowego.

W przykładowym wykonaniu systemowy sygnał zegarowy, który jest zblokowany fazowo z sygnałem zegarowym ramki jest rozprowadzany do procesorów, a magistrala szeregowa jest próbkowana z częstotliwością próbkowania określoną przez systemowy sygnał zegarowy.

Chociaż wynalazek opisano powyżej w odniesieniu do przykładu zgodnego z załączonymi rysunkami, oczywiste jest, że wynalazek ten nie jest ograniczony do tego, ale może być modyfikowany kilkoma sposobami w ramach załączonych zastrzeżeń patentowych. Dla fachowca jest oczywiste, że przykłady realizacji opisane na podstawie rysunków można łączyć ze sobą w celu uzyskania nowych przykładów realizacji.

Claims (3)

1. System do rozprowadzania elektrycznych sygnałów synchronizacji ramki w stacji bazowej z interfejsami radiowymi z co najmniej dwoma różnymi standardami, zawierający magistralę, procesory różnych standardów, zespół zegarowy generujący elektryczne sygnały synchronizacji ramki, znamienny tym, że zespół zegarowy (100) zawiera zespół generowania elektrycznych impulsowych sygnałów synchronizacji ramki dla co najmniej dwóch interfejsów radiowych oraz zespół przenoszenia elektrycznych impulsowych sygnałów synchronizacji ramki, który to zespół zegarowy (100) jest połączony, poprzez magistralę szeregową (102), z procesorami dla konkretnych standardów (104, 106, 108, 110, 112, 114, 116, 118), przy czym do co najmniej jednego z procesorów jest podłączony zespół wyprowadzania elektrycznych impulsowych sygnałów synchronizacji ramki od powiedniego standardu interfejsu radiowego, poza tym w odbiorniku częstotliwości radiowej (200) do odbiornika sygnału zegarowego jednej ramki (210) jest podłączony zegar systemowy (212), przy czym odbiornik sygnału zegarowego jednej ramki (210) jest połączony, poprzez blok synchronizacji ramki (214) z blokiem przetwarzania częstotliwości radiowej (218), oraz poprzez blok synchronizacji magistrali szeregowej (216) z interfejsem magistrali (222), zaś blok przetwarzania częstotliwości radiowej (218) i interfej s magistrali (222) są połączone ze sobą, poprzez blok kolejkowy (220), ponadto w nadajniku częstotliwości radiowej (300) do odbiornika sygnału zegarowego jednej ramki (210) są podłączone blok synchronizacji ramki (316) i blok synchronizacji magistrali szeregowej (318), przy czym blok synchronizacji ramki (316) jest połączony z procesorem częstotliwości radiowej (310) i z procesorem częstotliwości radiowej przy przekazywaniu do dołu struktury (320), zaś blok synchronizacji magistrali szeregowej (318) jest połączony z interfejsem magistrali szeregowej przy przekazywaniu do góry struktury (314) i z interfejsem magistrali szeregowej przy przekazywaniu do dołu struktury (324), poza tym procesor częstotliwości radiowej (310), poprzez blok kolejkowy (312), jest połączony z interfejsem magistrali szeregowej przy przekazywaniu do góry struktury (314), zaś procesor częstotliwości radiowej przy przekazywaniu do dołu struktury (320), poprzez blok kolejkowy (322), jest połączony z interfejsem magistrali szeregowej przy przekazywaniu do dołu struktury (324).

2. System według zastrz. 1, znamienny tym, że odbiornik sygnału zegarowego (210) stanowi wejście zespołu przetwarzania częstotliwości radiowych i częstotliwości pasma podstawowego (400), przy czym odbiornik sygnału zegarow ego (210), poprzez blok synchronizacji ramki (402), jest połączony z blokiem nadajnika częstotliwości radiowych (404) i blokiem przetwarzania podstawowego pasma częstotliwości (408), które są połączone ze sobą poprzez blok kolejności sygnałów (406) .

PL 234 910 B1

3. System według zastrz. 1, znamienny tym, że zawiera zespół przetwarzania podstawowego pasma częstotliwości (700), który na wejściu zawiera odbiornik sygnału zegarowego ramki (702), którego wyjścia są połączone z blokiem synchronizacji magistrali (704), blokiem synchronizacji ramki Globalnego Systemu Łączności Komórkowej (706) i blokiem synchronizacji Uniwersalnego Systemu Telekomunikacji Komórkowej (708), przy czym wyjście bloku synchronizacji ramki Globalnego Systemu Łączności Komórkowej (706) jest połączone z blokiem przetwarzania podstawowego pasma częstotliwości Globalnego Systemu Łączności Komórkowej (714), zaś wyjście bloku synchronizacji Uniwersalnego Systemu Telekomunikacji Komórkowej (708) jest połączone z blokiem przetwarzania podstawowego pasma częstotliwości Uniwersalnego Systemu Telekomunikacji Komórkowej (716), poza tym blok synchronizacji magistrali (704) jest połączony z interfejsem magistrali wejściowej (710) i z interfejsem magistrali wyjściowej (718), które ze sobą są połączone poprzez blok kolejkowy (712).